arch/arm/mach-omap2/sram-fn.S

   1 /*
   2  * linux/arch/arm/mach-omap2/sram-fn.S
   3  *
   4  * Omap2 specific functions that need to be run in internal SRAM
   5  *
   6  * (C) Copyright 2004
   7  * Texas Instruments, <www.ti.com>
   8  * Richard Woodruff <r-woodruff2@ti.com>
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR /PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25 #include <linux/linkage.h>
  26 #include <asm/assembler.h>
  27 #include <asm/arch/io.h>
  28 #include <asm/hardware.h>
  29
  30 #include "prcm-regs.h"
  31
  32 #define TIMER_32KSYNCT_CR_V     IO_ADDRESS(OMAP24XX_32KSYNCT_BASE + 0x010)
  33
  34 #define CM_CLKSEL2_PLL_V        IO_ADDRESS(OMAP24XX_PRCM_BASE + 0x544)
  35 #define PRCM_VOLTCTRL_V         IO_ADDRESS(OMAP24XX_PRCM_BASE + 0x050)
  36 #define PRCM_CLKCFG_CTRL_V      IO_ADDRESS(OMAP24XX_PRCM_BASE + 0x080)
  37 #define CM_CLKEN_PLL_V          IO_ADDRESS(OMAP24XX_PRCM_BASE + 0x500)
  38 #define CM_IDLEST_CKGEN_V       IO_ADDRESS(OMAP24XX_PRCM_BASE + 0x520)
  39 #define CM_CLKSEL1_PLL_V        IO_ADDRESS(OMAP24XX_PRCM_BASE + 0x540)
  40
  41 #define SDRC_DLLA_CTRL_V        IO_ADDRESS(OMAP24XX_SDRC_BASE + 0x060)
  42 #define SDRC_RFR_CTRL_V         IO_ADDRESS(OMAP24XX_SDRC_BASE + 0x0a4)
  43
  44         .text
  45
  46 ENTRY(sram_ddr_init)
  47         stmfd   sp!, {r0 - r12, lr}     @ save registers on stack
  48
  49         mov     r12, r2                 @ capture CS1 vs CS0
  50         mov     r8, r3                  @ capture force parameter
  51
  52         /* frequency shift down */
  53         ldr     r2, cm_clksel2_pll      @ get address of dpllout reg
  54         mov     r3, #0x1                @ value for 1x operation
  55         str     r3, [r2]                @ go to L1-freq operation
  56
  57         /* voltage shift down */
  58         mov r9, #0x1                    @ set up for L1 voltage call
  59         bl voltage_shift                @ go drop voltage
  60
  61         /* dll lock mode */
  62         ldr     r11, sdrc_dlla_ctrl     @ addr of dlla ctrl
  63         ldr     r10, [r11]              @ get current val
  64         cmp     r12, #0x1               @ cs1 base (2422 es2.05/1)
  65         addeq   r11, r11, #0x8          @ if cs1 base, move to DLLB
  66         mvn     r9, #0x4                @ mask to get clear bit2
  67         and     r10, r10, r9            @ clear bit2 for lock mode.
  68         orr     r10, r10, #0x8          @ make sure DLL on (es2 bit pos)
  69         orr     r10, r10, #0x2          @ 90 degree phase for all below 133Mhz
  70         str     r10, [r11]              @ commit to DLLA_CTRL
  71         bl      i_dll_wait              @ wait for dll to lock
  72
  73         /* get dll value */
  74         add     r11, r11, #0x4          @ get addr of status reg
  75         ldr     r10, [r11]              @ get locked value
  76
  77         /* voltage shift up */
  78         mov r9, #0x0                    @ shift back to L0-voltage
  79         bl voltage_shift                @ go raise voltage
  80
  81         /* frequency shift up */
  82         mov     r3, #0x2                @ value for 2x operation
  83         str     r3, [r2]                @ go to L0-freq operation
  84
  85         /* reset entry mode for dllctrl */
  86         sub     r11, r11, #0x4          @ move from status to ctrl
  87         cmp     r12, #0x1               @ normalize if cs1 based
  88         subeq   r11, r11, #0x8          @ possibly back to DLLA
  89         cmp     r8, #0x1                @ if forced unlock exit
  90         orreq   r1, r1, #0x4            @ make sure exit with unlocked value
  91         str     r1, [r11]               @ restore DLLA_CTRL high value
  92         add     r11, r11, #0x8          @ move to DLLB_CTRL addr
  93         str     r1, [r11]               @ set value DLLB_CTRL
  94         bl      i_dll_wait              @ wait for possible lock
  95
  96         /* set up for return, DDR should be good */
  97         str r10, [r0]                   @ write dll_status and return counter
  98         ldmfd   sp!, {r0 - r12, pc}     @ restore regs and return
  99
 100         /* ensure the DLL has relocked */
 101 i_dll_wait:
 102         mov     r4, #0x800              @ delay DLL relock, min 0x400 L3 clocks
 103 i_dll_delay:
 104         subs    r4, r4, #0x1
 105         bne     i_dll_delay
 106         mov     pc, lr
 107
 108         /*
 109          * shift up or down voltage, use R9 as input to tell level.
 110          * wait for it to finish, use 32k sync counter, 1tick=31uS.
 111          */
 112 voltage_shift:
 113         ldr     r4, prcm_voltctrl       @ get addr of volt ctrl.
 114         ldr     r5, [r4]                @ get value.
 115         ldr     r6, prcm_mask_val       @ get value of mask
 116         and     r5, r5, r6              @ apply mask to clear bits
 117         orr     r5, r5, r9              @ bulld value for L0/L1-volt operation.
 118         str     r5, [r4]                @ set up for change.
 119         mov     r3, #0x4000             @ get val for force
 120         orr     r5, r5, r3              @ build value for force
 121         str     r5, [r4]                @ Force transition to L1
 122
 123         ldr     r3, timer_32ksynct_cr   @ get addr of counter
 124         ldr     r5, [r3]                @ get value
 125         add     r5, r5, #0x3            @ give it at most 93uS
 126 volt_delay:
 127         ldr     r7, [r3]                @ get timer value
 128         cmp     r5, r7                  @ time up?
 129         bhi     volt_delay              @ not yet->branch
 130         mov     pc, lr                  @ back to caller.
 131
 132 /* relative load constants */
 133 cm_clksel2_pll:
 134         .word CM_CLKSEL2_PLL_V
 135 sdrc_dlla_ctrl:
 136         .word SDRC_DLLA_CTRL_V
 137 prcm_voltctrl:
 138         .word PRCM_VOLTCTRL_V
 139 prcm_mask_val:
 140         .word 0xFFFF3FFC
 141 timer_32ksynct_cr:
 142         .word TIMER_32KSYNCT_CR_V
 143 ENTRY(sram_ddr_init_sz)
 144         .word   . - sram_ddr_init
 145
 146 /*
 147  * Reprograms memory timings.
 148  * r0 = [PRCM_FULL | PRCM_HALF] r1 = SDRC_DLLA_CTRL value r2 = [DDR | SDR]
 149  * PRCM_FULL = 2, PRCM_HALF = 1, DDR = 1, SDR = 0
 150  */
 151 ENTRY(sram_reprogram_sdrc)
 152         stmfd   sp!, {r0 - r10, lr}     @ save registers on stack
 153         mov     r3, #0x0                @ clear for mrc call
 154         mcr     p15, 0, r3, c7, c10, 4  @ memory barrier, finish ARM SDR/DDR
 155         nop
 156         nop
 157         ldr     r6, ddr_sdrc_rfr_ctrl   @ get addr of refresh reg
 158         ldr     r5, [r6]                @ get value
 159         mov     r5, r5, lsr #8          @ isolate rfr field and drop burst
 160
 161         cmp     r0, #0x1                @ going to half speed?
 162         movne   r9, #0x0                @ if up set flag up for pre up, hi volt
 163
 164         blne    voltage_shift_c         @ adjust voltage
 165
 166         cmp     r0, #0x1                @ going to half speed (post branch link)
 167         moveq   r5, r5, lsr #1          @ divide by 2 if to half
 168         movne   r5, r5, lsl #1          @ mult by 2 if to full
 169         mov     r5, r5, lsl #8          @ put rfr field back into place
 170         add     r5, r5, #0x1            @ turn on burst of 1
 171         ldr     r4, ddr_cm_clksel2_pll  @ get address of out reg
 172         ldr     r3, [r4]                @ get curr value
 173         orr     r3, r3, #0x3
 174         bic     r3, r3, #0x3            @ clear lower bits
 175         orr     r3, r3, r0              @ new state value
 176         str     r3, [r4]                @ set new state (pll/x, x=1 or 2)
 177         nop
 178         nop
 179
 180         moveq   r9, #0x1                @ if speed down, post down, drop volt
 181         bleq    voltage_shift_c
 182
 183         mcr     p15, 0, r3, c7, c10, 4  @ memory barrier
 184         str     r5, [r6]                @ set new RFR_1 value
 185         add     r6, r6, #0x30           @ get RFR_2 addr
 186         str     r5, [r6]                @ set RFR_2
 187         nop
 188         cmp     r2, #0x1                @ (SDR or DDR) do we need to adjust DLL
 189         bne     freq_out                @ leave if SDR, no DLL function
 190
 191         /* With DDR, we need to take care of the DLL for the frequency change */
 192         ldr     r2, ddr_sdrc_dlla_ctrl  @ addr of dlla ctrl
 193         str     r1, [r2]                @ write out new SDRC_DLLA_CTRL
 194         add     r2, r2, #0x8            @ addr to SDRC_DLLB_CTRL
 195         str     r1, [r2]                @ commit to SDRC_DLLB_CTRL
 196         mov     r1, #0x2000             @ wait DLL relock, min 0x400 L3 clocks
 197 dll_wait:
 198         subs    r1, r1, #0x1
 199         bne     dll_wait
 200 freq_out:
 201         ldmfd   sp!, {r0 - r10, pc}     @ restore regs and return
 202
 203     /*
 204      * shift up or down voltage, use R9 as input to tell level.
 205      *  wait for it to finish, use 32k sync counter, 1tick=31uS.
 206      */
 207 voltage_shift_c:
 208         ldr     r10, ddr_prcm_voltctrl  @ get addr of volt ctrl
 209         ldr     r8, [r10]               @ get value
 210         ldr     r7, ddr_prcm_mask_val   @ get value of mask
 211         and     r8, r8, r7              @ apply mask to clear bits
 212         orr     r8, r8, r9              @ bulld value for L0/L1-volt operation.
 213         str     r8, [r10]               @ set up for change.
 214         mov     r7, #0x4000             @ get val for force
 215         orr     r8, r8, r7              @ build value for force
 216         str     r8, [r10]               @ Force transition to L1
 217
 218         ldr     r10, ddr_timer_32ksynct @ get addr of counter
 219         ldr     r8, [r10]               @ get value
 220         add     r8, r8, #0x2            @ give it at most 62uS (min 31+)
 221 volt_delay_c:
 222         ldr     r7, [r10]               @ get timer value
 223         cmp     r8, r7                  @ time up?
 224         bhi     volt_delay_c            @ not yet->branch
 225         mov     pc, lr                  @ back to caller
 226
 227 ddr_cm_clksel2_pll:
 228         .word CM_CLKSEL2_PLL_V
 229 ddr_sdrc_dlla_ctrl:
 230         .word SDRC_DLLA_CTRL_V
 231 ddr_sdrc_rfr_ctrl:
 232         .word SDRC_RFR_CTRL_V
 233 ddr_prcm_voltctrl:
 234         .word PRCM_VOLTCTRL_V
 235 ddr_prcm_mask_val:
 236         .word 0xFFFF3FFC
 237 ddr_timer_32ksynct:
 238         .word TIMER_32KSYNCT_CR_V
 239
 240 ENTRY(sram_reprogram_sdrc_sz)
 241         .word   . - sram_reprogram_sdrc
 242
 243 /*
 244  * Set dividers and pll. Also recalculate DLL value for DDR and unlock mode.
 245  */
 246 ENTRY(sram_set_prcm)
 247         stmfd   sp!, {r0-r12, lr}       @ regs to stack
 248         adr     r4, pbegin              @ addr of preload start
 249         adr     r8, pend                @ addr of preload end
 250         mcrr    p15, 1, r8, r4, c12     @ preload into icache
 251 pbegin:
 252         /* move into fast relock bypass */
 253         ldr     r8, pll_ctl             @ get addr
 254         ldr     r5, [r8]                @ get val
 255         mvn     r6, #0x3                @ clear mask
 256         and     r5, r5, r6              @ clear field
 257         orr     r7, r5, #0x2            @ fast relock val
 258         str     r7, [r8]                @ go to fast relock
 259         ldr     r4, pll_stat            @ addr of stat
 260 block:
 261         /* wait for bypass */
 262         ldr     r8, [r4]                @ stat value
 263         and     r8, r8, #0x3            @ mask for stat
 264         cmp     r8, #0x1                @ there yet
 265         bne     block                   @ loop if not
 266
 267         /* set new dpll dividers _after_ in bypass */
 268         ldr     r4, pll_div             @ get addr
 269         str     r0, [r4]                @ set dpll ctrl val
 270
 271         ldr     r4, set_config          @ get addr
 272         mov     r8, #1                  @ valid cfg msk
 273         str     r8, [r4]                @ make dividers take
 274
 275         mov     r4, #100                @ dead spin a bit
 276 wait_a_bit:
 277         subs    r4, r4, #1              @ dec loop
 278         bne     wait_a_bit              @ delay done?
 279
 280         /* check if staying in bypass */
 281         cmp     r2, #0x1                @ stay in bypass?
 282         beq     pend                    @ jump over dpll relock
 283
 284         /* relock DPLL with new vals */
 285         ldr     r5, pll_stat            @ get addr
 286         ldr     r4, pll_ctl             @ get addr
 287         orr     r8, r7, #0x3            @ val for lock dpll
 288         str     r8, [r4]                @ set val
 289         mov     r0, #1000               @ dead spin a bit
 290 wait_more:
 291         subs    r0, r0, #1              @ dec loop
 292         bne     wait_more               @ delay done?
 293 wait_lock:
 294         ldr     r8, [r5]                @ get lock val
 295         and     r8, r8, #3              @ isolate field
 296         cmp     r8, #2                  @ locked?
 297         bne     wait_lock               @ wait if not
 298 pend:
 299         /* update memory timings & briefly lock dll */
 300         ldr     r4, sdrc_rfr            @ get addr
 301         str     r1, [r4]                @ update refresh timing
 302         ldr     r11, dlla_ctrl          @ get addr of DLLA ctrl
 303         ldr     r10, [r11]              @ get current val
 304         mvn     r9, #0x4                @ mask to get clear bit2
 305         and     r10, r10, r9            @ clear bit2 for lock mode
 306         orr     r10, r10, #0x8          @ make sure DLL on (es2 bit pos)
 307         str     r10, [r11]              @ commit to DLLA_CTRL
 308         add     r11, r11, #0x8          @ move to dllb
 309         str     r10, [r11]              @ hit DLLB also
 310
 311         mov     r4, #0x800              @ relock time (min 0x400 L3 clocks)
 312 wait_dll_lock:
 313         subs    r4, r4, #0x1
 314         bne     wait_dll_lock
 315         nop
 316         ldmfd   sp!, {r0-r12, pc}       @ restore regs and return
 317
 318 set_config:
 319         .word PRCM_CLKCFG_CTRL_V
 320 pll_ctl:
 321         .word CM_CLKEN_PLL_V
 322 pll_stat:
 323         .word CM_IDLEST_CKGEN_V
 324 pll_div:
 325         .word CM_CLKSEL1_PLL_V
 326 sdrc_rfr:
 327         .word SDRC_RFR_CTRL_V
 328 dlla_ctrl:
 329         .word SDRC_DLLA_CTRL_V
 330
 331 ENTRY(sram_set_prcm_sz)
 332         .word   . - sram_set_prcm