mb/ocp/tiogapass: Fix GPIOs
[coreboot2.git] / src / mainboard / portwell / m107 / gpio.c
blobcb1d2cb86c303a7c0e5db0f99a72babe3027c830
1 /* SPDX-License-Identifier: GPL-2.0-only */
3 #include <gpio.h>
5 /* South East Community */
6 static const struct soc_gpio_map gpse_gpio_map[] = {
7 Native_M1,/* 00 MF_PLT_CLK0 */
8 GPIO_NC, /* 01 PWM1 */
9 GPIO_INPUT_NO_PULL, /* 02 MF_PLT_CLK1, RAMID2 */
10 GPIO_NC, /* 03 MF_PLT_CLK4 */
11 GPIO_NC, /* 04 MF_PLT_CLK3 */
12 GPIO_NC, /* PWM0 05 */
13 GPIO_NC, /* 06 MF_PLT_CLK5 */
14 GPIO_NC, /* 07 MF_PLT_CLK2 */
15 GPIO_NC, /* 15 SDMMC2_D3_CD_B */
16 Native_M1, /* 16 SDMMC1_CLK */
17 NATIVE_PU20K(1), /* 17 SDMMC1_D0 */
18 GPIO_NC, /* 18 SDMMC2_D1 */
19 GPIO_NC, /* 19 SDMMC2_CLK */
20 NATIVE_PU20K(1),/* 20 SDMMC1_D2 */
21 GPIO_NC, /* 21 SDMMC2_D2 */
22 GPIO_NC, /* 22 SDMMC2_CMD */
23 NATIVE_PU20K(1), /* 23 SDMMC1_CMD */
24 NATIVE_PU20K(1), /* 24 SDMMC1_D1 */
25 GPIO_NC, /* 25 SDMMC2_D0 */
26 NATIVE_PU20K(1), /* 26 SDMMC1_D3_CD_B */
27 NATIVE_PU20K(1), /* 30 SDMMC3_D1 */
28 Native_M1, /* 31 SDMMC3_CLK */
29 NATIVE_PU20K(1), /* 32 SDMMC3_D3 */
30 NATIVE_PU20K(1), /* 33 SDMMC3_D2 */
31 NATIVE_PU20K(1), /* 34 SDMMC3_CMD */
32 NATIVE_PU20K(1), /* 35 SDMMC3_D0 */
33 NATIVE_PU20K(1), /* 45 MF_LPC_AD2 */
34 NATIVE_PU20K(1), /* 46 LPC_CLKRUNB */
35 NATIVE_PU20K(1), /* 47 MF_LPC_AD0 */
36 Native_M1, /* 48 LPC_FRAMEB */
37 Native_M1, /* 49 MF_LPC_CLKOUT1 */
38 NATIVE_PU20K(1), /* 50 MF_LPC_AD3 */
39 Native_M1, /* 51 MF_LPC_CLKOUT0 */
40 NATIVE_PU20K(1), /* 52 MF_LPC_AD1 */
41 Native_M1,/* SPI1_MISO */
42 Native_M1, /* 61 SPI1_CS0_B */
43 Native_M1, /* SPI1_CLK */
44 NATIVE_PU20K(1), /* 63 MMC1_D6 */
45 Native_M1, /* 62 SPI1_MOSI */
46 NATIVE_PU20K(1), /* 65 MMC1_D5 */
47 GPIO_NC, /* 66 SPI1_CS1_B */
48 NATIVE_PU20K(1), /* 67 MMC1_D4_SD_WE */
49 NATIVE_PU20K(1), /* 68 MMC1_D7 */
50 GPIO_NC, /* 69 MMC1_RCLK */
51 Native_M1, /* 75 GPO USB_OC1_B */
52 Native_M1, /* 76 PMU_RESETBUTTON_B */
53 GPIO_NC, /* 77 GPIO_ALERT */
54 Native_M1, /* 78 SDMMC3_PWR_EN_B */
55 Native_M1, /* 79 GPI ILB_SERIRQ */
56 Native_M1, /* 80 USB_OC0_B */
57 NATIVE_INT_PU20K(1, L1), /* 81 SDMMC3_CD_B */
58 Native_M1, /* 82 SPKR */
59 Native_M1, /* 83 SUSPWRDNACK */
60 SPARE_PIN, /* 84 spare pin */
61 Native_M1, /* 85 SDMMC3_1P8_EN */
62 GPIO_END
65 /* South West Community */
66 static const struct soc_gpio_map gpsw_gpio_map[] = {
67 NATIVE_PU20K(1), /* 00 FST_SPI_D2 */
68 NATIVE_PU20K(1), /* 01 FST_SPI_D0 */
69 NATIVE_PU20K(1), /* 02 FST_SPI_CLK */
70 NATIVE_PU20K(1), /* 03 FST_SPI_D3 */
71 NATIVE_PU20K(1), /* 04 FST_SPI_CS1_B */
72 NATIVE_PU20K(1), /* 05 FST_SPI_D1 */
73 NATIVE_PU20K(1), /* 06 FST_SPI_CS0_B */
74 GPIO_NC, /* 07 FST_SPI_CS2_B NC */
75 GPIO_NC, /* 15 UART1_RTS_B */
76 GPIO_NC, /* 16 UART1_RXD */
77 GPIO_NC, /* 17 UART2_RXD */
78 GPIO_NC, /* 18 UART1_CTS_B */
79 GPIO_NC, /* 19 UART2_RTS_B */
80 GPIO_NC, /* 20 UART1_TXD */
81 GPIO_NC, /* 21 UART2_TXD */
82 GPIO_NC, /* 22 UART2_CTS_B */
83 Native_M2, /* 30 MF_HDA_CLK */
84 Native_M2, /* 31 MF_HDA_RSTB */
85 Native_M2, /* 32 MF_HDA_SDI0 */
86 Native_M2, /* 33 MF_HDA_SDO */
87 GPIO_NC, /* 34 MF_HDA_DOCKRSTB */
88 Native_M2, /* 35 MF_HDA_SYNC */
89 GPIO_NC, /* 36 MF_HDA_SDI1 */
90 GPIO_NC, /* 37 MF_HDA_DOCKENB */
91 GPIO_NC, /* 45 I2C5_SDA */
92 GPIO_NC, /* 46 I2C4_SDA */
93 GPIO_INPUT_NO_PULL, /* 47 I2C6_SDA SD_WP_1P8*/
94 GPIO_NC, /* 48 I2C5_SCL */
95 GPIO_NC, /* 49 I2C_NFC_SDA */
96 GPIO_NC, /* 50 I2C4_SCL */
97 GPIO_NC, /* 51 I2C6_SCL */
98 GPIO_NC, /* 52 I2C_NFC_SCL */
99 GPIO_NC, /* 60 I2C1_SDA */
100 NATIVE_PU1K_CSEN_INVTX(1), /* 61 I2C0_SDA */
101 GPIO_NC, /* 62 I2C2_SDA */
102 GPIO_NC, /* 63 I2C1_SCL */
103 GPIO_NC, /* 64 I2C3_SDA */
104 NATIVE_PU1K_CSEN_INVTX(1), /* 65 I2C0_SCL */
105 GPIO_NC, /* 66 I2C2_SCL */
106 GPIO_NC, /* 67 I2C3_SCL */
107 GPIO_NC, /* 75 SATA_GP0 */
108 GPIO_NC, /* 76 GPI SATA_GP1 */
109 Native_M1, /* 77 SATA_LEDN */
110 GPIO_NC, /* 78 SATA_GP2 */
111 Native_M1, /* 79 MF_SMB_ALERT_N */
112 GPIO_INPUT_NO_PULL, /* 80 SATA_GP3, MMC1_RST */
113 Native_M1, /* 81 MF_SMB_CLK */
114 Native_M1, /* 82 MF_SMB_DATA */
115 Native_M1, /* 90 PCIE_CLKREQ0B */
116 Native_M1, /* 91 PCIE_CLKREQ1B */
117 GPIO_NC, /* 92 GP_SSP_2_CLK */
118 Native_M1, /* 93 PCIE_CLKREQ2B */
119 GPIO_NC, /* 94 GP_SSP_2_RXD */
120 Native_M1, /* 93 PCIE_CLKREQ3B */
121 GPIO_NC, /* 96 GP_SSP_2_FS */
122 GPIO_NC, /* 97 GP_SSP_2_TXD */
123 GPIO_END
126 /* North Community */
127 static const struct soc_gpio_map gpn_gpio_map[] = {
128 GPI(trig_edge_low, L8, NA, non_maskable, en_edge_rx_data,
129 UNMASK_WAKE, SCI), /* 00 GPIO_DFX0 SMC_EXTSMI_N */
130 GPIO_NC, /* 01 GPIO_DFX3 */
131 GPIO_NC, /* 02 GPIO_DFX7 */
132 GPI(trig_edge_low, L8, NA, non_maskable, en_edge_rx_data,
133 UNMASK_WAKE, SCI), /* 03 GPIO_DFX1 PM_THRM_N */
134 GPI(trig_edge_low, L8, NA, non_maskable, en_edge_rx_data,
135 UNMASK_WAKE, SCI), /* 04 GPIO_DFX5 LID_N */
136 GPIO_NC, /* 05 GPIO_DFX4 */
137 GPIO_NC, /* 06 GPIO_DFX8 */
138 GPIO_NC, /* 07 GPIO_DFX2 */
139 GPI(trig_edge_low, L8, NA, non_maskable, en_edge_rx_data,
140 UNMASK_WAKE, SCI), /* 08 GPIO_DFX6 WAKE1_N */
141 GPI(trig_edge_low, L8, NA, non_maskable, en_edge_rx_data,
142 UNMASK_WAKE, SCI), /* 15 GPIO_SUS0 */
143 GPIO_NC, /* 16 SEC_GPIO_SUS10 */
144 GPI(trig_edge_low, L0, P_1K_H, non_maskable, NA, NA, NA),
145 /* 17 GPIO_SUS3 */
146 GPI(trig_edge_low, L1, P_1K_H, non_maskable, NA, UNMASK_WAKE, NA),
147 /* 18 GPIO_SUS7 */
148 GPI(trig_edge_low, L3, P_1K_H, non_maskable, NA, UNMASK_WAKE, NA),
149 /* 19 GPIO_SUS1 */
150 GPIO_NC, /* 20 GPIO_SUS5 */
151 GPIO_NC, /* 21 SEC_GPIO_SUS11 */
152 GPIO_NC, /* 22 GPIO_SUS4 */
153 GPIO_NC, /* 23 SEC_GPIO_SUS8 */
154 Native_M6, /* 24 GPIO_SUS2 */
155 GPIO_INPUT_PU_5K,/* 25 GPIO_SUS6 */
156 Native_M1, /* 26 CX_PREQ_B */
157 GPIO_NC, /* 27 SEC_GPIO_SUS9 */
158 Native_M1, /* 30 TRST_B */
159 Native_M1, /* 31 TCK */
160 GPIO_SKIP, /* 32 PROCHOT_B */
161 GPIO_SKIP, /* 33 SVID0_DATA */
162 Native_M1, /* 34 TMS */
163 GPIO_NC, /* 35 CX_PRDY_B_2 */
164 GPIO_NC, /* 36 TDO_2 */
165 Native_M1, /* 37 CX_PRDY_B */
166 GPIO_SKIP, /* 38 SVID0_ALERT_B */
167 Native_M1, /* 39 TDO */
168 GPIO_SKIP, /* 40 SVID0_CLK */
169 Native_M1, /* 41 TDI */
170 GPIO_NC, /* 45 GP_CAMERASB05 */
171 GPIO_NC, /* 46 GP_CAMERASB02 */
172 Native_M2, /* 47 GP_CAMERASB08 */
173 GPIO_NC, /* 48 GP_CAMERASB00 */
174 GPIO_NC, /* 49 GP_CAMERASBO6 */
175 Native_M2, /* 50 GP_CAMERASB10 */
176 GPIO_NC, /* 51 GP_CAMERASB03 */
177 Native_M2, /* 52 GP_CAMERASB09 */
178 GPIO_NC, /* 53 GP_CAMERASB01 */
179 GPIO_NC, /* 54 GP_CAMERASB07 */
180 Native_M2, /* 55 GP_CAMERASB11 */
181 GPIO_NC, /* 56 GP_CAMERASB04 */
182 GPIO_NC, /* 60 PANEL0_BKLTEN */
183 Native_M1, /* 61 HV_DDI0_HPD */
184 GPIO_NC, /* 62 HV_DDI2_DDC_SDA */
185 GPIO_NC, /* 63 PANEL1_BKLTCTL */
186 Native_M1, /* 64 HV_DDI1_HPD */
187 Native_M1, /* 65 PANEL0_BKLTCTL */
188 NATIVE_PU20K(1), /* 66 HV_DDI0_DDC_SDA */
189 GPIO_NC, /* 67 HV_DDI2_DDC_SCL */
190 NATIVE_TX_RX_EN, /* 68 HV_DDI2_HPD */
191 GPIO_NC, /* 69 PANEL1_VDDEN */
192 GPIO_NC, /* 70 PANEL1_BKLTEN */
193 NATIVE_PU20K(1), /* 71 HV_DDI0_DDC_SCL */
194 GPIO_NC, /* 72 PANEL0_VDDEN */
195 GPIO_END
198 /* East Community */
199 static const struct soc_gpio_map gpe_gpio_map[] = {
200 Native_M1, /* 00 PMU_SLP_S3_B */
201 GPIO_NC, /* 01 PMU_BATLOW_B */
202 Native_M1, /* 02 SUS_STAT_B */
203 Native_M1, /* 03 PMU_SLP_S0IX_B */
204 Native_M1, /* 04 PMU_AC_PRESENT */
205 Native_M1, /* 05 PMU_PLTRST_B */
206 Native_M1, /* 06 PMU_SUSCLK */
207 GPIO_NC, /* 07 PMU_SLP_LAN_B */
208 Native_M1, /* 08 PMU_PWRBTN_B */
209 Native_M1, /* 09 PMU_SLP_S4_B */
210 NATIVE_FUNC(M1, P_1K_H, NA), /* 10 PMU_WAKE_B */
211 GPIO_NC, /* 11 PMU_WAKE_LAN_B */
212 GPIO_NC, /* 15 MF_GPIO_3 */
213 GPIO_NC, /* 16 MF_GPIO_7 */
214 GPIO_NC, /* 17 MF_I2C1_SCL */
215 GPIO_NC, /* 18 MF_GPIO_1 */
216 GPIO_NC, /* 19 MF_GPIO_5 */
217 GPIO_NC, /* 20 MF_GPIO_9 */
218 GPIO_NC, /* 21 MF_GPIO_0 */
219 GPIO_INPUT_PU_20K, /* 22 MF_GPIO_4 */
220 GPIO_NC, /* 23 MF_GPIO_8 */
221 GPIO_NC, /* 24 MF_GPIO_2 */
222 GPIO_NC, /* 25 MF_GPIO_6 */
223 GPIO_NC, /* 26 MF_I2C1_SDA */
224 GPIO_END
227 static struct soc_gpio_config gpio_config = {
228 /* BSW */
229 .north = gpn_gpio_map,
230 .southeast = gpse_gpio_map,
231 .southwest = gpsw_gpio_map,
232 .east = gpe_gpio_map
235 struct soc_gpio_config *mainboard_get_gpios(void)
237 return &gpio_config;