src/soc/intel/xeon_sp/spr/Kconfig

   1 ## SPDX-License-Identifier: GPL-2.0-only
   2
   3 config SOC_INTEL_SAPPHIRERAPIDS_SP
   4         bool
   5         select FSP_NVS_DATA_POST_SILICON_INIT
   6         select MICROCODE_BLOB_NOT_HOOKED_UP
   7         select SOC_INTEL_MEM_MAPPED_PM_CONFIGURATION
   8         select DISABLE_ACPI_HIBERNATE
   9         select DEFAULT_X2APIC_RUNTIME
  10         select CACHE_MRC_SETTINGS
  11         select CPU_INTEL_TURBO_NOT_PACKAGE_SCOPED
  12         select PLATFORM_USES_FSP2_3
  13         select SOC_INTEL_CSE_SERVER_SKU
  14         select XEON_SP_COMMON_BASE
  15         select HAVE_IOAT_DOMAINS
  16         select FSP_SPEC_VIOLATION_XEON_SP_HEAP_WORKAROUND
  17         select UDK_202005_BINDING
  18         select SOC_INTEL_HAS_CXL
  19         help
  20           Intel Sapphire Rapids-SP support
  21
  22 if SOC_INTEL_SAPPHIRERAPIDS_SP
  23
  24 config CHIPSET_DEVICETREE
  25         string
  26         default "soc/intel/xeon_sp/spr/chipset.cb"
  27
  28 config FSP_HEADER_PATH
  29         string "Location of FSP headers"
  30         depends on MAINBOARD_USES_FSP2_0
  31         default "src/vendorcode/intel/fsp/fsp2_0/sapphirerapids_sp"
  32
  33 config MAX_CPUS
  34         int
  35         default 255
  36
  37 config ACPI_CPU_STRING
  38         string
  39         default "C%03X"
  40
  41 config PCR_BASE_ADDRESS
  42         hex
  43         default 0xfd000000
  44         help
  45           This option allows you to select MMIO Base Address of sideband bus.
  46
  47 config DCACHE_RAM_BASE
  48         hex
  49         default 0xfe800000
  50
  51 config DCACHE_RAM_SIZE
  52         hex
  53         default 0x1fff00
  54         help
  55           The size of the cache-as-ram region required during bootblock
  56           and/or romstage. FSP-T reserves the upper 0x100 for
  57           FspReservedBuffer.
  58
  59 config DCACHE_BSP_STACK_SIZE
  60         hex
  61         default 0x40000
  62         help
  63           The amount of anticipated stack usage in CAR by bootblock and
  64           other stages. It needs to include FSP-M stack requirement and
  65           CB romstage stack requirement. The integration documentation
  66           says this needs to be 256KiB.
  67
  68 config FSP_M_RC_HEAP_SIZE
  69         hex
  70         default 0x150000
  71         help
  72           On xeon_sp/spr FSP-M has two separate heap managers, one regular
  73           whose size and base are controllable via the StackBase and
  74           StackSize UPDs and a 'rc' heap manager that is statically
  75           allocated at 0xfe800000 (the CAR base) and consumes about 0x150000
  76           bytes of memory.
  77
  78 config CPU_MICROCODE_CBFS_LOC
  79         hex
  80         default 0xffe0fdc0
  81
  82 config CPU_MICROCODE_CBFS_LEN
  83         hex
  84         default 0x8c00
  85
  86 config STACK_SIZE
  87         hex
  88         default 0x4000
  89
  90 config FSP_TEMP_RAM_SIZE
  91         hex
  92         depends on FSP_USES_CB_STACK
  93         default 0x60000
  94         help
  95           The amount of anticipated heap usage in CAR by FSP.
  96           Refer to Platform FSP integration guide document to know
  97           the exact FSP requirement for Heap setup.  The FSP integration
  98           documentation says this needs to be at least 128KiB, but practice
  99           show this needs to be 256KiB or more.
 100
 101 config IED_REGION_SIZE
 102         hex
 103         default 0x400000
 104
 105 config IFD_CHIPSET
 106         string
 107         default "lbg"
 108
 109 config SOC_INTEL_COMMON_BLOCK_P2SB
 110         def_bool y
 111
 112 config SOC_INTEL_HAS_BIOS_DONE_MSR
 113         def_bool y
 114
 115 config SOC_INTEL_HAS_NCMEM
 116         def_bool y
 117
 118 config SOC_INTEL_PCIE_64BIT_ALLOC
 119         def_bool y
 120
 121 config SOC_INTEL_MMAPVTD_ONLY_FOR_DPR
 122         def_bool y
 123
 124 config CPU_BCLK_MHZ
 125         int
 126         default 100
 127
 128 # SPR-SP has 4 IMCs, 2 channels per IMC, 2 DIMMs per channel
 129 # Default value is set to two sockets, full config.
 130 config MAX_IMC
 131         int
 132         default 4
 133
 134 config DIMM_MAX
 135         int
 136         default 32
 137
 138 # DDR4
 139 config DIMM_SPD_SIZE
 140         int
 141         default 1024
 142
 143 config MAX_ACPI_TABLE_SIZE_KB
 144         int
 145         default 512 if MAX_SOCKET = 4
 146         default 224
 147
 148 config FIXED_SMBUS_IO_BASE
 149         default 0x780
 150
 151 config DISPLAY_UPD_IIO_DATA
 152         def_bool n
 153         depends on DISPLAY_UPD_DATA
 154
 155 if INTEL_TXT
 156
 157 config INTEL_TXT_SINIT_SIZE
 158         hex
 159         default 0x50000
 160         help
 161           According to document number 572782 this needs to be 256KiB
 162           for the SINIT module and 64KiB for SINIT data.
 163
 164 config INTEL_TXT_HEAP_SIZE
 165         hex
 166         default 0xf0000
 167         help
 168           This must be 960KiB according to 572782.
 169
 170 endif # INTEL_TXT
 171
 172 config ENABLE_IO_MARGINING
 173         bool "Enable IO Margining"
 174         default n
 175         depends on !PCIEXP_ASPM
 176         help
 177           Enable support for I/O margining. This is mutually exclusive with
 178           ASPM. This option is intended for debugging and validation and
 179           should normally be disabled.
 180
 181 config ENABLE_RMT
 182         bool "Enable RMT"
 183         default n
 184         help
 185           Enable Rank Margining Tool. This option is intended for debugging and
 186           validation and should normally be disabled.
 187
 188 config RMT_MEM_POR_FREQ
 189         bool "Enforce Plan Of Record restrictions for DDR5 frequency and voltage"
 190         default n
 191         depends on ENABLE_RMT
 192         help
 193           When RMT is enabled. Select this option to enforce Intel Plan Of Record(POR)
 194           restriction on DDR5 frequency & voltage settings.
 195 endif