src/soc/intel/xeon_sp/spr/Kconfig

   1 ## SPDX-License-Identifier: GPL-2.0-only
   2
   3 config SOC_INTEL_SAPPHIRERAPIDS_SP
   4         bool
   5         select FSP_NVS_DATA_POST_SILICON_INIT
   6         select SOC_INTEL_MEM_MAPPED_PM_CONFIGURATION
   7         select DISABLE_ACPI_HIBERNATE
   8         select DEFAULT_X2APIC_RUNTIME
   9         select CACHE_MRC_SETTINGS
  10         select CPU_INTEL_TURBO_NOT_PACKAGE_SCOPED
  11         select PLATFORM_USES_FSP2_3
  12         select SOC_INTEL_CSE_SERVER_SKU
  13         select XEON_SP_COMMON_BASE
  14         select HAVE_IOAT_DOMAINS
  15         select FSP_SPEC_VIOLATION_XEON_SP_HEAP_WORKAROUND
  16         select UDK_202005_BINDING
  17         select SOC_INTEL_HAS_CXL
  18         select HAVE_X86_64_SUPPORT
  19         help
  20           Intel Sapphire Rapids-SP support
  21
  22 if SOC_INTEL_SAPPHIRERAPIDS_SP
  23
  24 config CHIPSET_DEVICETREE
  25         string
  26         default "soc/intel/xeon_sp/spr/chipset.cb"
  27
  28 config FSP_HEADER_PATH
  29         string "Location of FSP headers"
  30         default "src/vendorcode/intel/fsp/fsp2_0/sapphirerapids_sp"
  31
  32 config MAX_CPUS
  33         int
  34         default 255
  35
  36 config ACPI_CPU_STRING
  37         string
  38         default "C%03X"
  39
  40 config PCR_BASE_ADDRESS
  41         hex
  42         default 0xfd000000
  43         help
  44           This option allows you to select MMIO Base Address of sideband bus.
  45
  46 config DCACHE_RAM_BASE
  47         hex
  48         default 0xfe800000
  49
  50 config DCACHE_RAM_SIZE
  51         hex
  52         default 0x1fff00
  53         help
  54           The size of the cache-as-ram region required during bootblock
  55           and/or romstage. FSP-T reserves the upper 0x100 for
  56           FspReservedBuffer.
  57
  58 config DCACHE_BSP_STACK_SIZE
  59         hex
  60         default 0x40000
  61         help
  62           The amount of anticipated stack usage in CAR by bootblock and
  63           other stages. It needs to include FSP-M stack requirement and
  64           CB romstage stack requirement. The integration documentation
  65           says this needs to be 256KiB.
  66
  67 config FSP_M_RC_HEAP_SIZE
  68         hex
  69         default 0x150000
  70         help
  71           On xeon_sp/spr FSP-M has two separate heap managers, one regular
  72           whose size and base are controllable via the StackBase and
  73           StackSize UPDs and a 'rc' heap manager that is statically
  74           allocated at 0xfe800000 (the CAR base) and consumes about 0x150000
  75           bytes of memory.
  76
  77
  78 config STACK_SIZE
  79         hex
  80         default 0x4000
  81
  82 config FSP_TEMP_RAM_SIZE
  83         hex
  84         depends on FSP_USES_CB_STACK
  85         default 0x60000
  86         help
  87           The amount of anticipated heap usage in CAR by FSP.
  88           Refer to Platform FSP integration guide document to know
  89           the exact FSP requirement for Heap setup.  The FSP integration
  90           documentation says this needs to be at least 128KiB, but practice
  91           show this needs to be 256KiB or more.
  92
  93 config IED_REGION_SIZE
  94         hex
  95         default 0x400000
  96
  97 config IFD_CHIPSET
  98         string
  99         default "lbg"
 100
 101 config SOC_INTEL_COMMON_BLOCK_P2SB
 102         def_bool y
 103
 104 config SOC_INTEL_HAS_BIOS_DONE_MSR
 105         def_bool y
 106
 107 config SOC_INTEL_HAS_NCMEM
 108         def_bool y
 109
 110 config SOC_INTEL_MMAPVTD_ONLY_FOR_DPR
 111         def_bool y
 112
 113 config CPU_BCLK_MHZ
 114         int
 115         default 100
 116
 117 # SPR-SP has 4 IMCs, 2 channels per IMC, 2 DIMMs per channel
 118 # Default value is set to two sockets, full config.
 119 config MAX_IMC
 120         int
 121         default 4
 122
 123 config DIMM_MAX
 124         int
 125         default 32
 126
 127 # DDR4
 128 config DIMM_SPD_SIZE
 129         int
 130         default 1024
 131
 132 config MAX_ACPI_TABLE_SIZE_KB
 133         int
 134         default 512 if MAX_SOCKET = 4
 135         default 224
 136
 137 config FIXED_SMBUS_IO_BASE
 138         default 0x780
 139
 140 config DISPLAY_UPD_IIO_DATA
 141         def_bool n
 142         depends on DISPLAY_UPD_DATA
 143
 144 if INTEL_TXT
 145
 146 config INTEL_TXT_SINIT_SIZE
 147         hex
 148         default 0x50000
 149         help
 150           According to document number 572782 this needs to be 256KiB
 151           for the SINIT module and 64KiB for SINIT data.
 152
 153 config INTEL_TXT_HEAP_SIZE
 154         hex
 155         default 0xf0000
 156         help
 157           This must be 960KiB according to 572782.
 158
 159 endif # INTEL_TXT
 160
 161 config ENABLE_IO_MARGINING
 162         bool "Enable IO Margining"
 163         default n
 164         depends on !PCIEXP_ASPM
 165         help
 166           Enable support for I/O margining. This is mutually exclusive with
 167           ASPM. This option is intended for debugging and validation and
 168           should normally be disabled.
 169
 170 config ENABLE_RMT
 171         bool "Enable RMT"
 172         default n
 173         help
 174           Enable Rank Margining Tool. This option is intended for debugging and
 175           validation and should normally be disabled.
 176
 177 config MEM_POR_FREQ
 178         bool "Enforce Plan Of Record restrictions for DDR5 frequency and voltage"
 179         default n
 180         help
 181           When RMT is enabled. Select this option to enforce Intel Plan Of Record(POR)
 182           restriction on DDR5 frequency & voltage settings.
 183 endif