src/northbridge/intel/sandybridge/Kconfig

   1 ## SPDX-License-Identifier: GPL-2.0-only
   2
   3 config NORTHBRIDGE_INTEL_SANDYBRIDGE
   4         bool
   5         select CACHE_MRC_SETTINGS
   6         select CPU_INTEL_MODEL_206AX
   7         select HAVE_DEBUG_RAM_SETUP
   8         select INTEL_GMA_ACPI
   9         select NEED_SMALL_2MB_PAGE_TABLES
  10         select USE_DDR3
  11
  12 if NORTHBRIDGE_INTEL_SANDYBRIDGE
  13
  14 config CHIPSET_DEVICETREE
  15         default "northbridge/intel/sandybridge/chipset.cb"
  16
  17 config SANDYBRIDGE_VBOOT_IN_ROMSTAGE
  18         bool
  19         default n
  20         help
  21           Selected by boards to force VBOOT_STARTS_IN_ROMSTAGE.
  22
  23 config SANDYBRIDGE_VBOOT_IN_BOOTBLOCK
  24         depends on VBOOT
  25         depends on !SANDYBRIDGE_VBOOT_IN_ROMSTAGE
  26         bool "Start verstage in bootblock"
  27         default y
  28         select VBOOT_STARTS_IN_BOOTBLOCK
  29         help
  30           Sandy Bridge can either start verstage in a separate stage
  31           right after the bootblock has run or it can start it
  32           after romstage for compatibility reasons.
  33           Sandy Bridge however uses a mrc.bin to initialize memory which
  34           needs to be located at a fixed offset. Therefore even with
  35           a separate verstage starting after the bootblock that same
  36           binary is used meaning a jump is made from RW to the RO region
  37           and back to the RW region after the binary is done.
  38
  39 config VBOOT
  40         select VBOOT_MUST_REQUEST_DISPLAY
  41         select VBOOT_STARTS_IN_ROMSTAGE if !SANDYBRIDGE_VBOOT_IN_BOOTBLOCK
  42
  43 config USE_NATIVE_RAMINIT
  44         bool "Use native raminit"
  45         default y
  46         help
  47           Select if you want to use coreboot implementation of raminit rather than
  48           System Agent/MRC.bin. You should answer Y.
  49
  50 config NATIVE_RAMINIT_IGNORE_MAX_MEM_FUSES
  51         bool "[OVERCLOCK] Ignore CAPID fuses that limit max DRAM frequency"
  52         default n
  53         depends on USE_NATIVE_RAMINIT
  54         help
  55           Ignore the CAPID fuses that might limit the maximum DRAM frequency
  56           on overclocking-capable parts. By selecting this option, the fuse
  57           values will be ignored and the only limits on DRAM frequency are
  58           determined by SPD values, per-board devicetree settings and hard
  59           limits in the northbridge's MPLL. Disabled by default as it can
  60           cause instability.
  61           Consider this to be an overclocking option. Handle with care!
  62
  63 config NATIVE_RAMINIT_IGNORE_XMP_MAX_DIMMS
  64         bool "[OVERCLOCK] Ignore XMP max DIMMs per channel"
  65         default n
  66         depends on USE_NATIVE_RAMINIT
  67         help
  68           The more DIMMs are in a channel, the more signal integrity worsens.
  69           Because of this, some DIMMs only support running at XMP timings if
  70           the number of DIMMs in the channel is below a limit. This limit is
  71           usually 1, i.e. there must be no other DIMMs in the channel to use
  72           XMP timings. Otherwise, non-XMP timings are used.
  73           When this option is enabled, the max DIMMs per channel restriction
  74           in XMP is ignored. Depending on available margins, this could work
  75           but it can also result in system instability.
  76           Consider this to be an overclocking option. Handle with care!
  77
  78 config NATIVE_RAMINIT_IGNORE_XMP_REQUESTED_VOLTAGE
  79         bool "Ignore XMP profile requested voltage"
  80         default n
  81         depends on USE_NATIVE_RAMINIT
  82         help
  83           Native raminit only supports 1.5V operation, but there are DIMMs
  84           which request 1.65V operation in XMP profiles. This option allows
  85           raminit to use these XMP profiles anyway, instead of falling back
  86           to non-XMP settings.
  87           Disabled by default because it allows forcing memory to run out of
  88           specification. Consider this to be an overclocking option.
  89           Handle with care!
  90
  91 config CBFS_SIZE
  92         default 0x100000
  93
  94 config VGA_BIOS_ID
  95         string
  96         default "8086,0106"
  97
  98 config ECAM_MMCONF_BASE_ADDRESS
  99         default 0xf0000000
 100         help
 101           The MRC blob requires it to be at 0xf0000000.
 102
 103 config ECAM_MMCONF_BUS_NUMBER
 104         int
 105         default 64
 106
 107 # This number must be equal or lower than what's reported in ACPI PCI _CRS
 108 config DOMAIN_RESOURCE_32BIT_LIMIT
 109         default ECAM_MMCONF_BASE_ADDRESS
 110
 111 config DCACHE_RAM_BASE
 112         hex
 113         default 0xfefe0000
 114
 115 config DCACHE_BSP_STACK_SIZE
 116         hex
 117         default 0x10000
 118         help
 119           The amount of BSP stack anticipated in bootblock and
 120           other stages.
 121
 122 if USE_NATIVE_RAMINIT
 123
 124 config DCACHE_RAM_SIZE
 125         hex
 126         default 0x20000
 127
 128 config DCACHE_RAM_MRC_VAR_SIZE
 129         hex
 130         default 0x0
 131
 132 config RAMINIT_ALWAYS_ALLOW_DLL_OFF
 133         bool "Also enable memory DLL-off mode on desktops and servers"
 134         default n
 135         help
 136           If enabled, allow enabling DLL-off mode for platforms other than
 137           mobile. Saves power at the expense of higher exit latencies. Has
 138           no effect on mobile platforms, where DLL-off is always allowed.
 139           Power down is disabled for stability when running at high clocks.
 140
 141 config RAMINIT_ENABLE_ECC
 142         bool "Enable ECC if supported"
 143         default y
 144         help
 145           Enable ECC if supported by both, host and RAM.
 146
 147 endif # USE_NATIVE_RAMINIT
 148
 149 if !USE_NATIVE_RAMINIT
 150
 151 config DCACHE_RAM_SIZE
 152         hex
 153         default 0x17000
 154
 155 config DCACHE_RAM_MRC_VAR_SIZE
 156         hex
 157         default 0x9000
 158
 159 config MRC_FILE
 160         string "Intel System Agent path and filename"
 161         default "3rdparty/blobs/northbridge/intel/sandybridge/systemagent-r6.bin"
 162         help
 163           The path and filename of the file to use as System Agent
 164           binary.
 165
 166 endif # !USE_NATIVE_RAMINIT
 167
 168 config INTEL_GMA_BCLV_OFFSET
 169         default 0x48254
 170
 171 config FIXED_MCHBAR_MMIO_BASE
 172         default 0xfed10000
 173
 174 config FIXED_DMIBAR_MMIO_BASE
 175         default 0xfed18000
 176
 177 config FIXED_EPBAR_MMIO_BASE
 178         default 0xfed19000
 179
 180 config PRERAM_CBFS_CACHE_SIZE
 181         default 0x0
 182
 183 choice
 184         prompt "Default IGD Memory Allocation"
 185         default IGD_DEFAULT_UMA_SIZE_32MB
 186         help
 187           The amount of system memory allocated for the integrated GPU if not
 188           set via an option table.
 189
 190 config IGD_DEFAULT_UMA_SIZE_32MB
 191         bool "32MB"
 192
 193 config IGD_DEFAULT_UMA_SIZE_64MB
 194         bool "64MB"
 195
 196 config IGD_DEFAULT_UMA_SIZE_96MB
 197         bool "96MB"
 198
 199 config IGD_DEFAULT_UMA_SIZE_128MB
 200         bool "128MB"
 201
 202 endchoice
 203
 204 config IGD_DEFAULT_UMA_INDEX
 205         int
 206         default 0 if IGD_DEFAULT_UMA_SIZE_32MB
 207         default 1 if IGD_DEFAULT_UMA_SIZE_64MB
 208         default 2 if IGD_DEFAULT_UMA_SIZE_96MB
 209         default 3 if IGD_DEFAULT_UMA_SIZE_128MB
 210
 211 endif