src/soc/cavium/cn81xx/Makefile.mk

   1 ## SPDX-License-Identifier: GPL-2.0-only
   2
   3 ifeq ($(CONFIG_SOC_CAVIUM_CN81XX),y)
   4
   5 # bootblock
   6 bootblock-$(CONFIG_BOOTBLOCK_CUSTOM) += bootblock_custom.S
   7 bootblock-y += bootblock.c
   8 bootblock-y += twsi.c
   9 bootblock-y += clock.c
  10 bootblock-y += gpio.c
  11 bootblock-y += timer.c
  12 bootblock-y += spi.c
  13 bootblock-y += uart.c
  14 bootblock-y += cpu.c
  15
  16 ################################################################################
  17 # verstage
  18
  19 verstage-y += twsi.c
  20 verstage-y += clock.c
  21 verstage-y += gpio.c
  22 verstage-y += timer.c
  23 verstage-y += spi.c
  24 verstage-y += uart.c
  25
  26 ################################################################################
  27 # romstage
  28
  29 romstage-y += twsi.c
  30 romstage-y += clock.c
  31 romstage-y += gpio.c
  32 romstage-y += timer.c
  33 romstage-y += spi.c
  34 romstage-y += uart.c
  35 romstage-y += cbmem.c
  36
  37 romstage-y += sdram.c
  38 romstage-y += mmu.c
  39
  40 ################################################################################
  41 # ramstage
  42
  43 ramstage-y += twsi.c
  44 ramstage-y += clock.c
  45 ramstage-y += gpio.c
  46 ramstage-y += timer.c
  47 ramstage-y += spi.c
  48 ramstage-y += uart.c
  49 ramstage-y += sdram.c
  50 ramstage-y += soc.c
  51 ramstage-y += cpu.c
  52 ramstage-y += cpu_secondary.S
  53 ramstage-y += ecam0.c
  54
  55 ramstage-$(CONFIG_ARM64_USE_ARM_TRUSTED_FIRMWARE) += bl31_plat_params.c
  56
  57 BL31_MAKEARGS += PLAT=t81 M0_CROSS_COMPILE="$(CROSS_COMPILE_arm)" ENABLE_SPE_FOR_LOWER_ELS=0
  58
  59 CPPFLAGS_common += -Isrc/soc/cavium/cn81xx/include
  60
  61 endif