src/soc/intel/xeon_sp/spr/Kconfig

   1 ## SPDX-License-Identifier: GPL-2.0-only
   2
   3 config SOC_INTEL_SAPPHIRERAPIDS_SP
   4         bool
   5         select FSP_NVS_DATA_POST_SILICON_INIT
   6         select MICROCODE_BLOB_NOT_HOOKED_UP
   7         select SOC_INTEL_MEM_MAPPED_PM_CONFIGURATION
   8         select DISABLE_ACPI_HIBERNATE
   9         select DEFAULT_X2APIC_RUNTIME
  10         select CACHE_MRC_SETTINGS
  11         select CPU_INTEL_TURBO_NOT_PACKAGE_SCOPED
  12         select PLATFORM_USES_FSP2_3
  13         select SOC_INTEL_CSE_SERVER_SKU
  14         select XEON_SP_COMMON_BASE
  15         select HAVE_IOAT_DOMAINS
  16         select FSP_SPEC_VIOLATION_XEON_SP_HEAP_WORKAROUND
  17         select UDK_202005_BINDING
  18         select SOC_INTEL_HAS_CXL
  19         select HAVE_X86_64_SUPPORT
  20         help
  21           Intel Sapphire Rapids-SP support
  22
  23 if SOC_INTEL_SAPPHIRERAPIDS_SP
  24
  25 config CHIPSET_DEVICETREE
  26         string
  27         default "soc/intel/xeon_sp/spr/chipset.cb"
  28
  29 config FSP_HEADER_PATH
  30         string "Location of FSP headers"
  31         default "src/vendorcode/intel/fsp/fsp2_0/sapphirerapids_sp"
  32
  33 config MAX_CPUS
  34         int
  35         default 255
  36
  37 config ACPI_CPU_STRING
  38         string
  39         default "C%03X"
  40
  41 config PCR_BASE_ADDRESS
  42         hex
  43         default 0xfd000000
  44         help
  45           This option allows you to select MMIO Base Address of sideband bus.
  46
  47 config DCACHE_RAM_BASE
  48         hex
  49         default 0xfe800000
  50
  51 config DCACHE_RAM_SIZE
  52         hex
  53         default 0x1fff00
  54         help
  55           The size of the cache-as-ram region required during bootblock
  56           and/or romstage. FSP-T reserves the upper 0x100 for
  57           FspReservedBuffer.
  58
  59 config DCACHE_BSP_STACK_SIZE
  60         hex
  61         default 0x40000
  62         help
  63           The amount of anticipated stack usage in CAR by bootblock and
  64           other stages. It needs to include FSP-M stack requirement and
  65           CB romstage stack requirement. The integration documentation
  66           says this needs to be 256KiB.
  67
  68 config FSP_M_RC_HEAP_SIZE
  69         hex
  70         default 0x150000
  71         help
  72           On xeon_sp/spr FSP-M has two separate heap managers, one regular
  73           whose size and base are controllable via the StackBase and
  74           StackSize UPDs and a 'rc' heap manager that is statically
  75           allocated at 0xfe800000 (the CAR base) and consumes about 0x150000
  76           bytes of memory.
  77
  78
  79 config STACK_SIZE
  80         hex
  81         default 0x4000
  82
  83 config FSP_TEMP_RAM_SIZE
  84         hex
  85         depends on FSP_USES_CB_STACK
  86         default 0x60000
  87         help
  88           The amount of anticipated heap usage in CAR by FSP.
  89           Refer to Platform FSP integration guide document to know
  90           the exact FSP requirement for Heap setup.  The FSP integration
  91           documentation says this needs to be at least 128KiB, but practice
  92           show this needs to be 256KiB or more.
  93
  94 config IED_REGION_SIZE
  95         hex
  96         default 0x400000
  97
  98 config IFD_CHIPSET
  99         string
 100         default "lbg"
 101
 102 config SOC_INTEL_COMMON_BLOCK_P2SB
 103         def_bool y
 104
 105 config SOC_INTEL_HAS_BIOS_DONE_MSR
 106         def_bool y
 107
 108 config SOC_INTEL_HAS_NCMEM
 109         def_bool y
 110
 111 config SOC_INTEL_PCIE_64BIT_ALLOC
 112         def_bool y
 113
 114 config SOC_INTEL_MMAPVTD_ONLY_FOR_DPR
 115         def_bool y
 116
 117 config CPU_BCLK_MHZ
 118         int
 119         default 100
 120
 121 # SPR-SP has 4 IMCs, 2 channels per IMC, 2 DIMMs per channel
 122 # Default value is set to two sockets, full config.
 123 config MAX_IMC
 124         int
 125         default 4
 126
 127 config DIMM_MAX
 128         int
 129         default 32
 130
 131 # DDR4
 132 config DIMM_SPD_SIZE
 133         int
 134         default 1024
 135
 136 config MAX_ACPI_TABLE_SIZE_KB
 137         int
 138         default 512 if MAX_SOCKET = 4
 139         default 224
 140
 141 config FIXED_SMBUS_IO_BASE
 142         default 0x780
 143
 144 config DISPLAY_UPD_IIO_DATA
 145         def_bool n
 146         depends on DISPLAY_UPD_DATA
 147
 148 if INTEL_TXT
 149
 150 config INTEL_TXT_SINIT_SIZE
 151         hex
 152         default 0x50000
 153         help
 154           According to document number 572782 this needs to be 256KiB
 155           for the SINIT module and 64KiB for SINIT data.
 156
 157 config INTEL_TXT_HEAP_SIZE
 158         hex
 159         default 0xf0000
 160         help
 161           This must be 960KiB according to 572782.
 162
 163 endif # INTEL_TXT
 164
 165 config ENABLE_IO_MARGINING
 166         bool "Enable IO Margining"
 167         default n
 168         depends on !PCIEXP_ASPM
 169         help
 170           Enable support for I/O margining. This is mutually exclusive with
 171           ASPM. This option is intended for debugging and validation and
 172           should normally be disabled.
 173
 174 config ENABLE_RMT
 175         bool "Enable RMT"
 176         default n
 177         help
 178           Enable Rank Margining Tool. This option is intended for debugging and
 179           validation and should normally be disabled.
 180
 181 config RMT_MEM_POR_FREQ
 182         bool "Enforce Plan Of Record restrictions for DDR5 frequency and voltage"
 183         default n
 184         depends on ENABLE_RMT
 185         help
 186           When RMT is enabled. Select this option to enforce Intel Plan Of Record(POR)
 187           restriction on DDR5 frequency & voltage settings.
 188 endif