src/soc/intel/xeon_sp/spr/Kconfig

   1 ## SPDX-License-Identifier: GPL-2.0-only
   2
   3 config SOC_INTEL_SAPPHIRERAPIDS_SP
   4         bool
   5         select FSP_NVS_DATA_POST_SILICON_INIT
   6         select MICROCODE_BLOB_NOT_HOOKED_UP
   7         select SOC_INTEL_MEM_MAPPED_PM_CONFIGURATION
   8         select DISABLE_ACPI_HIBERNATE
   9         select DEFAULT_X2APIC_RUNTIME
  10         select CACHE_MRC_SETTINGS
  11         select CPU_INTEL_TURBO_NOT_PACKAGE_SCOPED
  12         select PLATFORM_USES_FSP2_3
  13         select SOC_INTEL_CSE_SERVER_SKU
  14         select XEON_SP_COMMON_BASE
  15         select HAVE_IOAT_DOMAINS
  16         select FSP_SPEC_VIOLATION_XEON_SP_HEAP_WORKAROUND
  17         select UDK_202005_BINDING
  18         select SOC_INTEL_HAS_CXL
  19         select HAVE_X86_64_SUPPORT
  20         help
  21           Intel Sapphire Rapids-SP support
  22
  23 if SOC_INTEL_SAPPHIRERAPIDS_SP
  24
  25 config CHIPSET_DEVICETREE
  26         string
  27         default "soc/intel/xeon_sp/spr/chipset.cb"
  28
  29 config FSP_HEADER_PATH
  30         string "Location of FSP headers"
  31         depends on MAINBOARD_USES_FSP2_0
  32         default "src/vendorcode/intel/fsp/fsp2_0/sapphirerapids_sp"
  33
  34 config MAX_CPUS
  35         int
  36         default 255
  37
  38 config ACPI_CPU_STRING
  39         string
  40         default "C%03X"
  41
  42 config PCR_BASE_ADDRESS
  43         hex
  44         default 0xfd000000
  45         help
  46           This option allows you to select MMIO Base Address of sideband bus.
  47
  48 config DCACHE_RAM_BASE
  49         hex
  50         default 0xfe800000
  51
  52 config DCACHE_RAM_SIZE
  53         hex
  54         default 0x1fff00
  55         help
  56           The size of the cache-as-ram region required during bootblock
  57           and/or romstage. FSP-T reserves the upper 0x100 for
  58           FspReservedBuffer.
  59
  60 config DCACHE_BSP_STACK_SIZE
  61         hex
  62         default 0x40000
  63         help
  64           The amount of anticipated stack usage in CAR by bootblock and
  65           other stages. It needs to include FSP-M stack requirement and
  66           CB romstage stack requirement. The integration documentation
  67           says this needs to be 256KiB.
  68
  69 config FSP_M_RC_HEAP_SIZE
  70         hex
  71         default 0x150000
  72         help
  73           On xeon_sp/spr FSP-M has two separate heap managers, one regular
  74           whose size and base are controllable via the StackBase and
  75           StackSize UPDs and a 'rc' heap manager that is statically
  76           allocated at 0xfe800000 (the CAR base) and consumes about 0x150000
  77           bytes of memory.
  78
  79 config CPU_MICROCODE_CBFS_LOC
  80         hex
  81         default 0xffe0fdc0
  82
  83 config CPU_MICROCODE_CBFS_LEN
  84         hex
  85         default 0x8c00
  86
  87 config STACK_SIZE
  88         hex
  89         default 0x4000
  90
  91 config FSP_TEMP_RAM_SIZE
  92         hex
  93         depends on FSP_USES_CB_STACK
  94         default 0x60000
  95         help
  96           The amount of anticipated heap usage in CAR by FSP.
  97           Refer to Platform FSP integration guide document to know
  98           the exact FSP requirement for Heap setup.  The FSP integration
  99           documentation says this needs to be at least 128KiB, but practice
 100           show this needs to be 256KiB or more.
 101
 102 config IED_REGION_SIZE
 103         hex
 104         default 0x400000
 105
 106 config IFD_CHIPSET
 107         string
 108         default "lbg"
 109
 110 config SOC_INTEL_COMMON_BLOCK_P2SB
 111         def_bool y
 112
 113 config SOC_INTEL_HAS_BIOS_DONE_MSR
 114         def_bool y
 115
 116 config SOC_INTEL_HAS_NCMEM
 117         def_bool y
 118
 119 config SOC_INTEL_PCIE_64BIT_ALLOC
 120         def_bool y
 121
 122 config SOC_INTEL_MMAPVTD_ONLY_FOR_DPR
 123         def_bool y
 124
 125 config CPU_BCLK_MHZ
 126         int
 127         default 100
 128
 129 # SPR-SP has 4 IMCs, 2 channels per IMC, 2 DIMMs per channel
 130 # Default value is set to two sockets, full config.
 131 config MAX_IMC
 132         int
 133         default 4
 134
 135 config DIMM_MAX
 136         int
 137         default 32
 138
 139 # DDR4
 140 config DIMM_SPD_SIZE
 141         int
 142         default 1024
 143
 144 config MAX_ACPI_TABLE_SIZE_KB
 145         int
 146         default 512 if MAX_SOCKET = 4
 147         default 224
 148
 149 config FIXED_SMBUS_IO_BASE
 150         default 0x780
 151
 152 config DISPLAY_UPD_IIO_DATA
 153         def_bool n
 154         depends on DISPLAY_UPD_DATA
 155
 156 if INTEL_TXT
 157
 158 config INTEL_TXT_SINIT_SIZE
 159         hex
 160         default 0x50000
 161         help
 162           According to document number 572782 this needs to be 256KiB
 163           for the SINIT module and 64KiB for SINIT data.
 164
 165 config INTEL_TXT_HEAP_SIZE
 166         hex
 167         default 0xf0000
 168         help
 169           This must be 960KiB according to 572782.
 170
 171 endif # INTEL_TXT
 172
 173 config ENABLE_IO_MARGINING
 174         bool "Enable IO Margining"
 175         default n
 176         depends on !PCIEXP_ASPM
 177         help
 178           Enable support for I/O margining. This is mutually exclusive with
 179           ASPM. This option is intended for debugging and validation and
 180           should normally be disabled.
 181
 182 config ENABLE_RMT
 183         bool "Enable RMT"
 184         default n
 185         help
 186           Enable Rank Margining Tool. This option is intended for debugging and
 187           validation and should normally be disabled.
 188
 189 config RMT_MEM_POR_FREQ
 190         bool "Enforce Plan Of Record restrictions for DDR5 frequency and voltage"
 191         default n
 192         depends on ENABLE_RMT
 193         help
 194           When RMT is enabled. Select this option to enforce Intel Plan Of Record(POR)
 195           restriction on DDR5 frequency & voltage settings.
 196 endif