testsuite/synth/issue960/ent3.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity ent is
   5     port (
   6       clk : in std_logic;
   7       o : out std_logic
   8     );
   9 end;
  10
  11 architecture a of ent is
  12   function inv(s : std_logic) return std_logic is
  13   begin
  14     return not s;
  15   end inv;
  16
  17     signal test : std_logic;
  18 begin
  19     process(clk)
  20     begin
  21       if rising_edge(clk) then
  22         test <= inv(test);
  23       end if;
  24     end process;
  25     o <= test;
  26 end;