testsuite/synth/sns01/sns01.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.std_logic_arith.all;
   4
   5 entity sns01 is
   6   port (a : natural range 0 to 15;
   7         b : out unsigned (3 downto 0);
   8         clk : std_logic);
   9 end sns01;
  10
  11 architecture behav of sns01 is
  12 begin
  13   process (clk)
  14   begin
  15     if rising_edge(clk) then
  16       b <= conv_unsigned (a, 4);
  17     end if;
  18   end process;
  19 end behav;