test/CodeGen/AMDGPU/mubuf-legalize-operands.mir

   1 # RUN: llc -march=amdgcn -mcpu=gfx700 -verify-machineinstrs -verify-machine-dom-info --run-pass=si-fix-sgpr-copies -o - %s | FileCheck %s --check-prefixes=COMMON,ADDR64
   2 # RUN: llc -march=amdgcn -mcpu=gfx900 -verify-machineinstrs -verify-machine-dom-info --run-pass=si-fix-sgpr-copies -o - %s | FileCheck %s --check-prefixes=COMMON,NO-ADDR64
   3
   4 # Test that we correctly legalize VGPR Rsrc operands in MUBUF instructions.
   5 #
   6 # On ADDR64 hardware we optimize the _ADDR64 and _OFFSET cases to avoid
   7 # needing a waterfall. For all other instruction variants, and when we are
   8 # on non-ADDR64 hardware, we emit a waterfall loop.
   9
  10 # COMMON-LABEL: name: idxen
  11 # COMMON-LABEL:  bb.0:
  12 # COMMON-NEXT: successors: %bb.1({{.*}})
  13 # COMMON: [[VRSRC:%[0-9]+]]:vreg_128 = REG_SEQUENCE %0, %subreg.sub0, %1, %subreg.sub1, %2, %subreg.sub2, %3, %subreg.sub3
  14 # COMMON: [[SAVEEXEC:%[0-9]+]]:sreg_64_xexec = S_MOV_B64 $exec
  15 # COMMON-LABEL: bb.1:
  16 # COMMON-NEXT: successors: %bb.1({{.*}}), %bb.2({{.*}})
  17 # COMMON: [[SRSRC0:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub0, implicit $exec
  18 # COMMON: [[SRSRC1:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub1, implicit $exec
  19 # COMMON: [[SRSRC2:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub2, implicit $exec
  20 # COMMON: [[SRSRC3:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub3, implicit $exec
  21 # COMMON: [[SRSRC:%[0-9]+]]:sreg_128 = REG_SEQUENCE [[SRSRC0]], %subreg.sub0, [[SRSRC1]], %subreg.sub1, [[SRSRC2]], %subreg.sub2, [[SRSRC3]], %subreg.sub3
  22 # COMMON: [[CMP0:%[0-9]+]]:sreg_64 = V_CMP_EQ_U64_e64 [[SRSRC]].sub0_sub1, [[VRSRC]].sub0_sub1, implicit $exec
  23 # COMMON: [[CMP1:%[0-9]+]]:sreg_64 = V_CMP_EQ_U64_e64 [[SRSRC]].sub2_sub3, [[VRSRC]].sub2_sub3, implicit $exec
  24 # COMMON: [[CMP:%[0-9]+]]:sreg_64 = S_AND_B64 [[CMP0]], [[CMP1]], implicit-def $scc
  25 # COMMON: [[TMPEXEC:%[0-9]+]]:sreg_64 = S_AND_SAVEEXEC_B64 killed [[CMP]], implicit-def $exec, implicit-def $scc, implicit $exec
  26 # COMMON: {{[0-9]+}}:vgpr_32 = BUFFER_LOAD_FORMAT_X_IDXEN %4, killed [[SRSRC]], 0, 0, 0, 0, 0, implicit $exec
  27 # COMMON: $exec = S_XOR_B64_term $exec, [[TMPEXEC]], implicit-def $scc
  28 # COMMON: S_CBRANCH_EXECNZ %bb.1, implicit $exec
  29 # COMMON-LABEL  bb.2:
  30 # COMMON: $exec = S_MOV_B64 [[SAVEEXEC]]
  31 ---
  32 name:            idxen
  33 liveins:
  34   - { reg: '$vgpr0', virtual-reg: '%0' }
  35   - { reg: '$vgpr1', virtual-reg: '%1' }
  36   - { reg: '$vgpr2', virtual-reg: '%2' }
  37   - { reg: '$vgpr3', virtual-reg: '%3' }
  38   - { reg: '$vgpr4', virtual-reg: '%4' }
  39   - { reg: '$sgpr30_sgpr31', virtual-reg: '%5' }
  40 body:             |
  41   bb.0:
  42     liveins: $vgpr0, $vgpr1, $vgpr2, $vgpr3, $vgpr4, $sgpr30_sgpr31
  43     %5:sreg_64 = COPY $sgpr30_sgpr31
  44     %4:vgpr_32 = COPY $vgpr4
  45     %3:vgpr_32 = COPY $vgpr3
  46     %2:vgpr_32 = COPY $vgpr2
  47     %1:vgpr_32 = COPY $vgpr1
  48     %0:vgpr_32 = COPY $vgpr0
  49     %6:sreg_128 = REG_SEQUENCE %0, %subreg.sub0, %1, %subreg.sub1, %2, %subreg.sub2, %3, %subreg.sub3
  50     %7:vgpr_32 = BUFFER_LOAD_FORMAT_X_IDXEN %4, killed %6, 0, 0, 0, 0, 0, implicit $exec
  51     $sgpr30_sgpr31 = COPY %5
  52     $vgpr0 = COPY %7
  53     S_SETPC_B64_return $sgpr30_sgpr31, implicit $vgpr0
  54 ...
  55
  56 # COMMON-LABEL: name: offen
  57 # COMMON-LABEL:  bb.0:
  58 # COMMON-NEXT: successors: %bb.1({{.*}})
  59 # COMMON: [[VRSRC:%[0-9]+]]:vreg_128 = REG_SEQUENCE %0, %subreg.sub0, %1, %subreg.sub1, %2, %subreg.sub2, %3, %subreg.sub3
  60 # COMMON: [[SAVEEXEC:%[0-9]+]]:sreg_64_xexec = S_MOV_B64 $exec
  61 # COMMON-LABEL: bb.1:
  62 # COMMON-NEXT: successors: %bb.1({{.*}}), %bb.2({{.*}})
  63 # COMMON: [[SRSRC0:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub0, implicit $exec
  64 # COMMON: [[SRSRC1:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub1, implicit $exec
  65 # COMMON: [[SRSRC2:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub2, implicit $exec
  66 # COMMON: [[SRSRC3:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub3, implicit $exec
  67 # COMMON: [[SRSRC:%[0-9]+]]:sreg_128 = REG_SEQUENCE [[SRSRC0]], %subreg.sub0, [[SRSRC1]], %subreg.sub1, [[SRSRC2]], %subreg.sub2, [[SRSRC3]], %subreg.sub3
  68 # COMMON: [[CMP0:%[0-9]+]]:sreg_64 = V_CMP_EQ_U64_e64 [[SRSRC]].sub0_sub1, [[VRSRC]].sub0_sub1, implicit $exec
  69 # COMMON: [[CMP1:%[0-9]+]]:sreg_64 = V_CMP_EQ_U64_e64 [[SRSRC]].sub2_sub3, [[VRSRC]].sub2_sub3, implicit $exec
  70 # COMMON: [[CMP:%[0-9]+]]:sreg_64 = S_AND_B64 [[CMP0]], [[CMP1]], implicit-def $scc
  71 # COMMON: [[TMPEXEC:%[0-9]+]]:sreg_64 = S_AND_SAVEEXEC_B64 killed [[CMP]], implicit-def $exec, implicit-def $scc, implicit $exec
  72 # COMMON: {{[0-9]+}}:vgpr_32 = BUFFER_LOAD_FORMAT_X_OFFEN %4, killed [[SRSRC]], 0, 0, 0, 0, 0, implicit $exec
  73 # COMMON: $exec = S_XOR_B64_term $exec, [[TMPEXEC]], implicit-def $scc
  74 # COMMON: S_CBRANCH_EXECNZ %bb.1, implicit $exec
  75 # COMMON-LABEL  bb.2:
  76 # COMMON: $exec = S_MOV_B64 [[SAVEEXEC]]
  77 ---
  78 name:            offen
  79 liveins:
  80   - { reg: '$vgpr0', virtual-reg: '%0' }
  81   - { reg: '$vgpr1', virtual-reg: '%1' }
  82   - { reg: '$vgpr2', virtual-reg: '%2' }
  83   - { reg: '$vgpr3', virtual-reg: '%3' }
  84   - { reg: '$vgpr4', virtual-reg: '%4' }
  85   - { reg: '$sgpr30_sgpr31', virtual-reg: '%5' }
  86 body:             |
  87   bb.0:
  88     liveins: $vgpr0, $vgpr1, $vgpr2, $vgpr3, $vgpr4, $sgpr30_sgpr31
  89     %5:sreg_64 = COPY $sgpr30_sgpr31
  90     %4:vgpr_32 = COPY $vgpr4
  91     %3:vgpr_32 = COPY $vgpr3
  92     %2:vgpr_32 = COPY $vgpr2
  93     %1:vgpr_32 = COPY $vgpr1
  94     %0:vgpr_32 = COPY $vgpr0
  95     %6:sreg_128 = REG_SEQUENCE %0, %subreg.sub0, %1, %subreg.sub1, %2, %subreg.sub2, %3, %subreg.sub3
  96     %7:vgpr_32 = BUFFER_LOAD_FORMAT_X_OFFEN %4, killed %6, 0, 0, 0, 0, 0, implicit $exec
  97     $sgpr30_sgpr31 = COPY %5
  98     $vgpr0 = COPY %7
  99     S_SETPC_B64_return $sgpr30_sgpr31, implicit $vgpr0
 100 ...
 101
 102 # COMMON-LABEL: name: bothen
 103 # COMMON-LABEL:  bb.0:
 104 # COMMON-NEXT: successors: %bb.1({{.*}})
 105 # COMMON: [[VRSRC:%[0-9]+]]:vreg_128 = REG_SEQUENCE %0, %subreg.sub0, %1, %subreg.sub1, %2, %subreg.sub2, %3, %subreg.sub3
 106 # COMMON: [[SAVEEXEC:%[0-9]+]]:sreg_64_xexec = S_MOV_B64 $exec
 107 # COMMON-LABEL: bb.1:
 108 # COMMON-NEXT: successors: %bb.1({{.*}}), %bb.2({{.*}})
 109 # COMMON: [[SRSRC0:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub0, implicit $exec
 110 # COMMON: [[SRSRC1:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub1, implicit $exec
 111 # COMMON: [[SRSRC2:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub2, implicit $exec
 112 # COMMON: [[SRSRC3:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub3, implicit $exec
 113 # COMMON: [[SRSRC:%[0-9]+]]:sreg_128 = REG_SEQUENCE [[SRSRC0]], %subreg.sub0, [[SRSRC1]], %subreg.sub1, [[SRSRC2]], %subreg.sub2, [[SRSRC3]], %subreg.sub3
 114 # COMMON: [[CMP0:%[0-9]+]]:sreg_64 = V_CMP_EQ_U64_e64 [[SRSRC]].sub0_sub1, [[VRSRC]].sub0_sub1, implicit $exec
 115 # COMMON: [[CMP1:%[0-9]+]]:sreg_64 = V_CMP_EQ_U64_e64 [[SRSRC]].sub2_sub3, [[VRSRC]].sub2_sub3, implicit $exec
 116 # COMMON: [[CMP:%[0-9]+]]:sreg_64 = S_AND_B64 [[CMP0]], [[CMP1]], implicit-def $scc
 117 # COMMON: [[TMPEXEC:%[0-9]+]]:sreg_64 = S_AND_SAVEEXEC_B64 killed [[CMP]], implicit-def $exec, implicit-def $scc, implicit $exec
 118 # COMMON: {{[0-9]+}}:vgpr_32 = BUFFER_LOAD_FORMAT_X_BOTHEN %4, killed [[SRSRC]], 0, 0, 0, 0, 0, implicit $exec
 119 # COMMON: $exec = S_XOR_B64_term $exec, [[TMPEXEC]], implicit-def $scc
 120 # COMMON: S_CBRANCH_EXECNZ %bb.1, implicit $exec
 121 # COMMON-LABEL  bb.2:
 122 # COMMON: $exec = S_MOV_B64 [[SAVEEXEC]]
 123 ---
 124 name:            bothen
 125 liveins:
 126   - { reg: '$vgpr0', virtual-reg: '%0' }
 127   - { reg: '$vgpr1', virtual-reg: '%1' }
 128   - { reg: '$vgpr2', virtual-reg: '%2' }
 129   - { reg: '$vgpr3', virtual-reg: '%3' }
 130   - { reg: '$vgpr4_vgpr5', virtual-reg: '%4' }
 131   - { reg: '$sgpr30_sgpr31', virtual-reg: '%5' }
 132 body:             |
 133   bb.0:
 134     liveins: $vgpr0, $vgpr1, $vgpr2, $vgpr3, $vgpr4, $sgpr30_sgpr31
 135     %5:sreg_64 = COPY $sgpr30_sgpr31
 136     %4:vreg_64 = COPY $vgpr4_vgpr5
 137     %3:vgpr_32 = COPY $vgpr3
 138     %2:vgpr_32 = COPY $vgpr2
 139     %1:vgpr_32 = COPY $vgpr1
 140     %0:vgpr_32 = COPY $vgpr0
 141     %6:sreg_128 = REG_SEQUENCE %0, %subreg.sub0, %1, %subreg.sub1, %2, %subreg.sub2, %3, %subreg.sub3
 142     %7:vgpr_32 = BUFFER_LOAD_FORMAT_X_BOTHEN %4, killed %6, 0, 0, 0, 0, 0, implicit $exec
 143     $sgpr30_sgpr31 = COPY %5
 144     $vgpr0 = COPY %7
 145     S_SETPC_B64_return $sgpr30_sgpr31, implicit $vgpr0
 146 ...
 147
 148 # COMMON-LABEL: name: addr64
 149 # COMMON-LABEL:  bb.0:
 150 # COMMON: %12:vreg_64 = COPY %8.sub0_sub1
 151 # COMMON: %13:sreg_64 = S_MOV_B64 0
 152 # COMMON: %14:sgpr_32 = S_MOV_B32 0
 153 # COMMON: %15:sgpr_32 = S_MOV_B32 61440
 154 # COMMON: %16:sreg_128 = REG_SEQUENCE %13, %subreg.sub0_sub1, %14, %subreg.sub2, %15, %subreg.sub3
 155 # COMMON: %9:vgpr_32 = V_ADD_I32_e32 %12.sub0, %4.sub0, implicit-def $vcc, implicit $exec
 156 # COMMON: %10:vgpr_32 = V_ADDC_U32_e32 %12.sub1, %4.sub1, implicit-def $vcc, implicit $vcc, implicit $exec
 157 # COMMON: %11:vreg_64 = REG_SEQUENCE %9, %subreg.sub0, %10, %subreg.sub1
 158 # COMMON: {{[0-9]+}}:vgpr_32 = BUFFER_LOAD_FORMAT_X_ADDR64 %11, killed %16, 0, 0, 0, 0, 0, implicit $exec
 159 ---
 160 name:            addr64
 161 liveins:
 162   - { reg: '$vgpr0', virtual-reg: '%0' }
 163   - { reg: '$vgpr1', virtual-reg: '%1' }
 164   - { reg: '$vgpr2', virtual-reg: '%2' }
 165   - { reg: '$vgpr3', virtual-reg: '%3' }
 166   - { reg: '$vgpr4_vgpr5', virtual-reg: '%4' }
 167   - { reg: '$sgpr30_sgpr31', virtual-reg: '%5' }
 168 body:             |
 169   bb.0:
 170     liveins: $vgpr0, $vgpr1, $vgpr2, $vgpr3, $vgpr4, $sgpr30_sgpr31
 171     %5:sreg_64 = COPY $sgpr30_sgpr31
 172     %4:vreg_64 = COPY $vgpr4_vgpr5
 173     %3:vgpr_32 = COPY $vgpr3
 174     %2:vgpr_32 = COPY $vgpr2
 175     %1:vgpr_32 = COPY $vgpr1
 176     %0:vgpr_32 = COPY $vgpr0
 177     %6:sreg_128 = REG_SEQUENCE %0, %subreg.sub0, %1, %subreg.sub1, %2, %subreg.sub2, %3, %subreg.sub3
 178     %7:vgpr_32 = BUFFER_LOAD_FORMAT_X_ADDR64 %4, killed %6, 0, 0, 0, 0, 0, implicit $exec
 179     $sgpr30_sgpr31 = COPY %5
 180     $vgpr0 = COPY %7
 181     S_SETPC_B64_return $sgpr30_sgpr31, implicit $vgpr0
 182 ...
 183
 184 # COMMON-LABEL: name: offset
 185 # COMMON-LABEL:  bb.0:
 186
 187 # NO-ADDR64-NEXT: successors: %bb.1({{.*}})
 188 # NO-ADDR64: [[VRSRC:%[0-9]+]]:vreg_128 = REG_SEQUENCE %0, %subreg.sub0, %1, %subreg.sub1, %2, %subreg.sub2, %3, %subreg.sub3
 189 # NO-ADDR64: [[SAVEEXEC:%[0-9]+]]:sreg_64_xexec = S_MOV_B64 $exec
 190 # NO-ADDR64-LABEL: bb.1:
 191 # NO-ADDR64-NEXT: successors: %bb.1({{.*}}), %bb.2({{.*}})
 192 # NO-ADDR64: [[SRSRC0:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub0, implicit $exec
 193 # NO-ADDR64: [[SRSRC1:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub1, implicit $exec
 194 # NO-ADDR64: [[SRSRC2:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub2, implicit $exec
 195 # NO-ADDR64: [[SRSRC3:%[0-9]+]]:sgpr_32 = V_READFIRSTLANE_B32 [[VRSRC]].sub3, implicit $exec
 196 # NO-ADDR64: [[SRSRC:%[0-9]+]]:sreg_128 = REG_SEQUENCE [[SRSRC0]], %subreg.sub0, [[SRSRC1]], %subreg.sub1, [[SRSRC2]], %subreg.sub2, [[SRSRC3]], %subreg.sub3
 197 # NO-ADDR64: [[CMP0:%[0-9]+]]:sreg_64 = V_CMP_EQ_U64_e64 [[SRSRC]].sub0_sub1, [[VRSRC]].sub0_sub1, implicit $exec
 198 # NO-ADDR64: [[CMP1:%[0-9]+]]:sreg_64 = V_CMP_EQ_U64_e64 [[SRSRC]].sub2_sub3, [[VRSRC]].sub2_sub3, implicit $exec
 199 # NO-ADDR64: [[CMP:%[0-9]+]]:sreg_64 = S_AND_B64 [[CMP0]], [[CMP1]], implicit-def $scc
 200 # NO-ADDR64: [[TMPEXEC:%[0-9]+]]:sreg_64 = S_AND_SAVEEXEC_B64 killed [[CMP]], implicit-def $exec, implicit-def $scc, implicit $exec
 201 # NO-ADDR64: {{[0-9]+}}:vgpr_32 = BUFFER_LOAD_FORMAT_X_OFFSET killed [[SRSRC]], 0, 0, 0, 0, 0, implicit $exec
 202 # NO-ADDR64: $exec = S_XOR_B64_term $exec, [[TMPEXEC]], implicit-def $scc
 203 # NO-ADDR64: S_CBRANCH_EXECNZ %bb.1, implicit $exec
 204 # NO-ADDR64-LABEL  bb.2:
 205 # NO-ADDR64: $exec = S_MOV_B64 [[SAVEEXEC]]
 206
 207 # ADDR64: [[VRSRC:%[0-9]+]]:vreg_128 = REG_SEQUENCE %0, %subreg.sub0, %1, %subreg.sub1, %2, %subreg.sub2, %3, %subreg.sub3
 208 # ADDR64: [[RSRCPTR:%[0-9]+]]:vreg_64 = COPY [[VRSRC]].sub0_sub1
 209 # ADDR64: [[ZERO64:%[0-9]+]]:sreg_64 = S_MOV_B64 0
 210 # ADDR64: [[RSRCFMTLO:%[0-9]+]]:sgpr_32 = S_MOV_B32 0
 211 # ADDR64: [[RSRCFMTHI:%[0-9]+]]:sgpr_32 = S_MOV_B32 61440
 212 # ADDR64: [[ZERORSRC:%[0-9]+]]:sreg_128 = REG_SEQUENCE [[ZERO64]], %subreg.sub0_sub1, [[RSRCFMTLO]], %subreg.sub2, [[RSRCFMTHI]], %subreg.sub3
 213 # ADDR64: [[VADDR64:%[0-9]+]]:vreg_64 = REG_SEQUENCE [[RSRCPTR]].sub0, %subreg.sub0, [[RSRCPTR]].sub1, %subreg.sub1
 214 # ADDR64: {{[0-9]+}}:vgpr_32 = BUFFER_LOAD_FORMAT_X_ADDR64 [[VADDR64]], [[ZERORSRC]], 0, 0, 0, 0, 0, implicit $exec
 215
 216 ---
 217 name:            offset
 218 liveins:
 219   - { reg: '$vgpr0', virtual-reg: '%0' }
 220   - { reg: '$vgpr1', virtual-reg: '%1' }
 221   - { reg: '$vgpr2', virtual-reg: '%2' }
 222   - { reg: '$vgpr3', virtual-reg: '%3' }
 223   - { reg: '$vgpr4_vgpr5', virtual-reg: '%4' }
 224   - { reg: '$sgpr30_sgpr31', virtual-reg: '%5' }
 225 body:             |
 226   bb.0:
 227     liveins: $vgpr0, $vgpr1, $vgpr2, $vgpr3, $vgpr4, $sgpr30_sgpr31
 228     %5:sreg_64 = COPY $sgpr30_sgpr31
 229     %4:vreg_64 = COPY $vgpr4_vgpr5
 230     %3:vgpr_32 = COPY $vgpr3
 231     %2:vgpr_32 = COPY $vgpr2
 232     %1:vgpr_32 = COPY $vgpr1
 233     %0:vgpr_32 = COPY $vgpr0
 234     %6:sreg_128 = REG_SEQUENCE %0, %subreg.sub0, %1, %subreg.sub1, %2, %subreg.sub2, %3, %subreg.sub3
 235     %7:vgpr_32 = BUFFER_LOAD_FORMAT_X_OFFSET killed %6, 0, 0, 0, 0, 0, implicit $exec
 236     $sgpr30_sgpr31 = COPY %5
 237     $vgpr0 = COPY %7
 238     S_SETPC_B64_return $sgpr30_sgpr31, implicit $vgpr0
 239 ...