test/CodeGen/AArch64/GlobalISel/regbankselect-build-vector.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -O0 -mtriple arm64-- -run-pass=regbankselect -verify-machineinstrs %s -o - | FileCheck %s
   3 ---
   4 name:            build_vec_f16
   5 alignment:       4
   6 legalized:       true
   7 tracksRegLiveness: true
   8 body:             |
   9   bb.0:
  10     liveins: $w0
  11
  12     ; Check that s16 operands are assigned fpr as we don't have 16 bit gpr regs.
  13     ; CHECK-LABEL: name: build_vec_f16
  14     ; CHECK: liveins: $w0
  15     ; CHECK: [[COPY:%[0-9]+]]:gpr(s32) = COPY $w0
  16     ; CHECK: [[TRUNC:%[0-9]+]]:gpr(s16) = G_TRUNC [[COPY]](s32)
  17     ; CHECK: [[COPY1:%[0-9]+]]:fpr(s16) = COPY [[TRUNC]](s16)
  18     ; CHECK: [[COPY2:%[0-9]+]]:fpr(s16) = COPY [[TRUNC]](s16)
  19     ; CHECK: [[COPY3:%[0-9]+]]:fpr(s16) = COPY [[TRUNC]](s16)
  20     ; CHECK: [[COPY4:%[0-9]+]]:fpr(s16) = COPY [[TRUNC]](s16)
  21     ; CHECK: [[COPY5:%[0-9]+]]:fpr(s16) = COPY [[TRUNC]](s16)
  22     ; CHECK: [[COPY6:%[0-9]+]]:fpr(s16) = COPY [[TRUNC]](s16)
  23     ; CHECK: [[COPY7:%[0-9]+]]:fpr(s16) = COPY [[TRUNC]](s16)
  24     ; CHECK: [[COPY8:%[0-9]+]]:fpr(s16) = COPY [[TRUNC]](s16)
  25     ; CHECK: [[BUILD_VECTOR:%[0-9]+]]:fpr(<8 x s16>) = G_BUILD_VECTOR [[COPY1]](s16), [[COPY2]](s16), [[COPY3]](s16), [[COPY4]](s16), [[COPY5]](s16), [[COPY6]](s16), [[COPY7]](s16), [[COPY8]](s16)
  26     ; CHECK: $q0 = COPY [[BUILD_VECTOR]](<8 x s16>)
  27     ; CHECK: RET_ReallyLR implicit $q0
  28     %0:_(s32) = COPY $w0
  29     %1:_(s16) = G_TRUNC %0(s32)
  30     %2:_(<8 x s16>) = G_BUILD_VECTOR %1(s16), %1(s16), %1(s16), %1(s16), %1(s16), %1(s16), %1(s16), %1(s16)
  31     $q0 = COPY %2(<8 x s16>)
  32     RET_ReallyLR implicit $q0
  33
  34 ...