| blob | 84496d5cec336dbe57251c5afd0afe8db3993a90 |
1 ; RUN: llc -march=hexagon < %s -enable-misched=false | FileCheck %s
3 ; Test that LICM doesn't hoist an instruction incorrectly
4 ; when register aliases are not processed. In this case, LICM hoists
5 ; a register assignment of 0, but the register is defined as
6 ; double register (with two and instructions) already.
8 ; CHECK: [[REG0:r([0-9]+)]] = and
9 ; CHECK: [[REG1:r([0-9]+)]] = and
10 ; CHECK-NOT: [[REG0]] =
11 ; CHECK-NOT: [[REG1]] =
12 ; CHECK: .LBB
14 ; Function Attrs: nounwind readnone
15 define i64 @f0(i64 %a0) #0 {
16 b0:
17 %v0 = lshr i64 %a0, 1
18 %v1 = and i64 %v0, 6148914691236517205
19 %v2 = and i64 %a0, 6148914691236517205
20 br label %b1
22 b1: ; preds = %b1, %b0
23 %v3 = phi i64 [ %v2, %b0 ], [ %v197, %b1 ]
24 %v4 = phi i64 [ %v1, %b0 ], [ %v196, %b1 ]
25 %v5 = phi i64 [ 0, %b0 ], [ %v195, %b1 ]
26 %v6 = phi i32 [ 0, %b0 ], [ %v198, %b1 ]
27 %v7 = and i64 %v3, 1
28 %v8 = zext i32 %v6 to i64
29 %v9 = shl i64 %v7, %v8
30 %v10 = and i64 %v4, 1
31 %v11 = add nuw nsw i32 %v6, 32
32 %v12 = zext i32 %v11 to i64
33 %v13 = shl i64 %v10, %v12
34 %v14 = or i64 %v13, %v5
35 %v15 = or i64 %v14, %v9
36 %v16 = lshr i64 %v4, 2
37 %v17 = lshr i64 %v3, 2
38 %v18 = add nuw nsw i32 %v6, 1
39 %v19 = and i64 %v17, 1
40 %v20 = zext i32 %v18 to i64
41 %v21 = shl i64 %v19, %v20
42 %v22 = and i64 %v16, 1
43 %v23 = add nsw i32 %v6, 33
44 %v24 = zext i32 %v23 to i64
45 %v25 = shl i64 %v22, %v24
46 %v26 = or i64 %v25, %v15
47 %v27 = or i64 %v26, %v21
48 %v28 = lshr i64 %v4, 4
49 %v29 = lshr i64 %v3, 4
50 %v30 = add nsw i32 %v6, 2
51 %v31 = and i64 %v29, 1
52 %v32 = zext i32 %v30 to i64
53 %v33 = shl i64 %v31, %v32
54 %v34 = and i64 %v28, 1
55 %v35 = add nsw i32 %v6, 34
56 %v36 = zext i32 %v35 to i64
57 %v37 = shl i64 %v34, %v36
58 %v38 = or i64 %v37, %v27
59 %v39 = or i64 %v38, %v33
60 %v40 = lshr i64 %v4, 6
61 %v41 = lshr i64 %v3, 6
62 %v42 = add nsw i32 %v6, 3
63 %v43 = and i64 %v41, 1
64 %v44 = zext i32 %v42 to i64
65 %v45 = shl i64 %v43, %v44
66 %v46 = and i64 %v40, 1
67 %v47 = add nsw i32 %v6, 35
68 %v48 = zext i32 %v47 to i64
69 %v49 = shl i64 %v46, %v48
70 %v50 = or i64 %v49, %v39
71 %v51 = or i64 %v50, %v45
72 %v52 = lshr i64 %v4, 8
73 %v53 = lshr i64 %v3, 8
74 %v54 = add nsw i32 %v6, 4
75 %v55 = and i64 %v53, 1
76 %v56 = zext i32 %v54 to i64
77 %v57 = shl i64 %v55, %v56
78 %v58 = and i64 %v52, 1
79 %v59 = add nsw i32 %v6, 36
80 %v60 = zext i32 %v59 to i64
81 %v61 = shl i64 %v58, %v60
82 %v62 = or i64 %v61, %v51
83 %v63 = or i64 %v62, %v57
84 %v64 = lshr i64 %v4, 10
85 %v65 = lshr i64 %v3, 10
86 %v66 = add nsw i32 %v6, 5
87 %v67 = and i64 %v65, 1
88 %v68 = zext i32 %v66 to i64
89 %v69 = shl i64 %v67, %v68
90 %v70 = and i64 %v64, 1
91 %v71 = add nsw i32 %v6, 37
92 %v72 = zext i32 %v71 to i64
93 %v73 = shl i64 %v70, %v72
94 %v74 = or i64 %v73, %v63
95 %v75 = or i64 %v74, %v69
96 %v76 = lshr i64 %v4, 12
97 %v77 = lshr i64 %v3, 12
98 %v78 = add nsw i32 %v6, 6
99 %v79 = and i64 %v77, 1
100 %v80 = zext i32 %v78 to i64
101 %v81 = shl i64 %v79, %v80
102 %v82 = and i64 %v76, 1
103 %v83 = add nsw i32 %v6, 38
104 %v84 = zext i32 %v83 to i64
105 %v85 = shl i64 %v82, %v84
106 %v86 = or i64 %v85, %v75
107 %v87 = or i64 %v86, %v81
108 %v88 = lshr i64 %v4, 14
109 %v89 = lshr i64 %v3, 14
110 %v90 = add nsw i32 %v6, 7
111 %v91 = and i64 %v89, 1
112 %v92 = zext i32 %v90 to i64
113 %v93 = shl i64 %v91, %v92
114 %v94 = and i64 %v88, 1
115 %v95 = add nsw i32 %v6, 39
116 %v96 = zext i32 %v95 to i64
117 %v97 = shl i64 %v94, %v96
118 %v98 = or i64 %v97, %v87
119 %v99 = or i64 %v98, %v93
120 %v100 = lshr i64 %v4, 16
121 %v101 = lshr i64 %v3, 16
122 %v102 = add nsw i32 %v6, 8
123 %v103 = and i64 %v101, 1
124 %v104 = zext i32 %v102 to i64
125 %v105 = shl i64 %v103, %v104
126 %v106 = and i64 %v100, 1
127 %v107 = add nsw i32 %v6, 40
128 %v108 = zext i32 %v107 to i64
129 %v109 = shl i64 %v106, %v108
130 %v110 = or i64 %v109, %v99
131 %v111 = or i64 %v110, %v105
132 %v112 = lshr i64 %v4, 18
133 %v113 = lshr i64 %v3, 18
134 %v114 = add nsw i32 %v6, 9
135 %v115 = and i64 %v113, 1
136 %v116 = zext i32 %v114 to i64
137 %v117 = shl i64 %v115, %v116
138 %v118 = and i64 %v112, 1
139 %v119 = add nsw i32 %v6, 41
140 %v120 = zext i32 %v119 to i64
141 %v121 = shl i64 %v118, %v120
142 %v122 = or i64 %v121, %v111
143 %v123 = or i64 %v122, %v117
144 %v124 = lshr i64 %v4, 20
145 %v125 = lshr i64 %v3, 20
146 %v126 = add nsw i32 %v6, 10
147 %v127 = and i64 %v125, 1
148 %v128 = zext i32 %v126 to i64
149 %v129 = shl i64 %v127, %v128
150 %v130 = and i64 %v124, 1
151 %v131 = add nsw i32 %v6, 42
152 %v132 = zext i32 %v131 to i64
153 %v133 = shl i64 %v130, %v132
154 %v134 = or i64 %v133, %v123
155 %v135 = or i64 %v134, %v129
156 %v136 = lshr i64 %v4, 22
157 %v137 = lshr i64 %v3, 22
158 %v138 = add nsw i32 %v6, 11
159 %v139 = and i64 %v137, 1
160 %v140 = zext i32 %v138 to i64
161 %v141 = shl i64 %v139, %v140
162 %v142 = and i64 %v136, 1
163 %v143 = add nsw i32 %v6, 43
164 %v144 = zext i32 %v143 to i64
165 %v145 = shl i64 %v142, %v144
166 %v146 = or i64 %v145, %v135
167 %v147 = or i64 %v146, %v141
168 %v148 = lshr i64 %v4, 24
169 %v149 = lshr i64 %v3, 24
170 %v150 = add nsw i32 %v6, 12
171 %v151 = and i64 %v149, 1
172 %v152 = zext i32 %v150 to i64
173 %v153 = shl i64 %v151, %v152
174 %v154 = and i64 %v148, 1
175 %v155 = add nsw i32 %v6, 44
176 %v156 = zext i32 %v155 to i64
177 %v157 = shl i64 %v154, %v156
178 %v158 = or i64 %v157, %v147
179 %v159 = or i64 %v158, %v153
180 %v160 = lshr i64 %v4, 26
181 %v161 = lshr i64 %v3, 26
182 %v162 = add nsw i32 %v6, 13
183 %v163 = and i64 %v161, 1
184 %v164 = zext i32 %v162 to i64
185 %v165 = shl i64 %v163, %v164
186 %v166 = and i64 %v160, 1
187 %v167 = add nsw i32 %v6, 45
188 %v168 = zext i32 %v167 to i64
189 %v169 = shl i64 %v166, %v168
190 %v170 = or i64 %v169, %v159
191 %v171 = or i64 %v170, %v165
192 %v172 = lshr i64 %v4, 28
193 %v173 = lshr i64 %v3, 28
194 %v174 = add nsw i32 %v6, 14
195 %v175 = and i64 %v173, 1
196 %v176 = zext i32 %v174 to i64
197 %v177 = shl i64 %v175, %v176
198 %v178 = and i64 %v172, 1
199 %v179 = add nsw i32 %v6, 46
200 %v180 = zext i32 %v179 to i64
201 %v181 = shl i64 %v178, %v180
202 %v182 = or i64 %v181, %v171
203 %v183 = or i64 %v182, %v177
204 %v184 = lshr i64 %v4, 30
205 %v185 = lshr i64 %v3, 30
206 %v186 = add nsw i32 %v6, 15
207 %v187 = and i64 %v185, 1
208 %v188 = zext i32 %v186 to i64
209 %v189 = shl i64 %v187, %v188
210 %v190 = and i64 %v184, 1
211 %v191 = add nsw i32 %v6, 47
212 %v192 = zext i32 %v191 to i64
213 %v193 = shl i64 %v190, %v192
214 %v194 = or i64 %v193, %v183
215 %v195 = or i64 %v194, %v189
216 %v196 = lshr i64 %v4, 32
217 %v197 = lshr i64 %v3, 32
218 %v198 = add nsw i32 %v6, 16
219 %v199 = icmp eq i32 %v198, 32
220 br i1 %v199, label %b2, label %b1
222 b2: ; preds = %b1
223 ret i64 %v195
224 }
226 attributes #0 = { nounwind readnone "target-cpu"="hexagonv60" }