[MIParser] Set RegClassOrRegBank during instruction parsing
[llvm-complete.git] / test / CodeGen / Hexagon / hexagon-verify-implicit-use.ll
blobc5ced77851263cb4246dedcb4f4a2b5f2075d8af
1 ; RUN: llc -march=hexagon -O3 -verify-machineinstrs < %s
2 ; REQUIRES: asserts
4 target triple = "hexagon"
6 %s.0 = type { %s.1* }
7 %s.1 = type { %s.2, %s.2**, i32, i32, i8, %s.3 }
8 %s.2 = type { i32 (...)**, i32 }
9 %s.3 = type { %s.4, %s.6, i32, i32 }
10 %s.4 = type { %s.5 }
11 %s.5 = type { i8 }
12 %s.6 = type { i8*, [12 x i8] }
13 %s.7 = type { %s.2, %s.8 }
14 %s.8 = type { %s.9*, %s.9* }
15 %s.9 = type { [16 x i16*] }
16 %s.10 = type { i32 (...)**, i32, i8, i8, i16, i32, i32, %s.11*, %s.12*, %s.0* }
17 %s.11 = type { %s.11*, i32, i32, i8* }
18 %s.12 = type { %s.12*, i32, void (i8, %s.10*, i32)* }
20 define i32 @f0() #0 personality i8* bitcast (i32 (...)* @f2 to i8*) {
21 b0:
22   %v0 = invoke dereferenceable(4) %s.0* @f1()
23           to label %b1 unwind label %b2
25 b1:                                               ; preds = %b0
26   %v1 = load i32, i32* undef, align 4
27   %v2 = icmp eq i32 %v1, 0
28   %v3 = zext i1 %v2 to i64
29   %v4 = shl nuw nsw i64 %v3, 32
30   %v5 = or i64 %v4, 0
31   %v6 = call i64 @f3(%s.7* undef, i64 %v5, i64 4294967296, %s.10* nonnull dereferenceable(32) undef, i8* nonnull dereferenceable(1) undef, i32* nonnull dereferenceable(4) undef)
32   unreachable
34 b2:                                               ; preds = %b0
35   %v7 = landingpad { i8*, i32 }
36           cleanup
37   resume { i8*, i32 } undef
40 declare dereferenceable(4) %s.0* @f1()
42 declare i32 @f2(...)
44 declare i64 @f3(%s.7* nocapture readnone, i64, i64, %s.10* nocapture readonly dereferenceable(32), i8* nocapture dereferenceable(1), i32* nocapture dereferenceable(4)) unnamed_addr align 2
46 attributes #0 = { "target-cpu"="hexagonv55" }