test/CodeGen/Hexagon/v6-vecpred-copy.ll

   1 ; RUN: llc -march=hexagon -O0 < %s | FileCheck %s
   2 ; RUN: llc -march=hexagon -O2 < %s | FileCheck %s
   3
   4 ; CHECK: v{{[0-9]*}} = vxor(v{{[0-9]*}},v{{[0-9]*}})
   5 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.b += v{{[0-9]*}}.b
   6 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.b -= v{{[0-9]*}}.b
   7 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.h += v{{[0-9]*}}.h
   8 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.h -= v{{[0-9]*}}.h
   9 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.w += v{{[0-9]*}}.w
  10 ; CHECK: if (q{{[-0-3]}}) v{{[0-9]*}}.w -= v{{[0-9]*}}.w
  11 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.b += v{{[0-9]*}}.b
  12 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.b -= v{{[0-9]*}}.b
  13 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.h += v{{[0-9]*}}.h
  14 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.h -= v{{[0-9]*}}.h
  15 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.w += v{{[0-9]*}}.w
  16 ; CHECK: if (!q{{[-0-3]}}) v{{[0-9]*}}.w -= v{{[0-9]*}}.w
  17
  18 target triple = "hexagon"
  19
  20 @g0 = common global <16 x i32> zeroinitializer, align 64
  21 @g1 = common global <16 x i32> zeroinitializer, align 64
  22 @g2 = common global <16 x i32> zeroinitializer, align 64
  23 @g3 = common global <16 x i32> zeroinitializer, align 64
  24
  25 ; Function Attrs: nounwind
  26 define i32 @f0() #0 {
  27 b0:
  28   %v0 = call <16 x i32> @llvm.hexagon.V6.vd0()
  29   store <16 x i32> %v0, <16 x i32>* @g0, align 64
  30   %v1 = call <16 x i32> @llvm.hexagon.V6.vd0()
  31   store <16 x i32> %v1, <16 x i32>* @g1, align 64
  32   %v2 = call <16 x i32> @llvm.hexagon.V6.vd0()
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 107 }
 108
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 111
 112 ; Function Attrs: nounwind readnone
 113 declare <16 x i32> @llvm.hexagon.V6.vaddbq(<512 x i1>, <16 x i32>, <16 x i32>) #1
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 116 declare <16 x i32> @llvm.hexagon.V6.vsubbq(<512 x i1>, <16 x i32>, <16 x i32>) #1
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 131 declare <16 x i32> @llvm.hexagon.V6.vaddbnq(<512 x i1>, <16 x i32>, <16 x i32>) #1
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 143 declare <16 x i32> @llvm.hexagon.V6.vaddwnq(<512 x i1>, <16 x i32>, <16 x i32>) #1
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 146 declare <16 x i32> @llvm.hexagon.V6.vsubwnq(<512 x i1>, <16 x i32>, <16 x i32>) #1
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