test/CodeGen/RISCV/alu64.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv64 -verify-machineinstrs < %s \
   3 ; RUN:   | FileCheck %s -check-prefix=RV64I
   4 ; RUN: llc -mtriple=riscv32 -verify-machineinstrs < %s \
   5 ; RUN:   | FileCheck %s -check-prefix=RV32I
   6
   7 ; These tests are each targeted at a particular RISC-V ALU instruction. Other
   8 ; files in this folder exercise LLVM IR instructions that don't directly match a
   9 ; RISC-V instruction. This file contains tests for the instructions common
  10 ; between RV32I and RV64I as well as the *W instructions introduced in RV64I.
  11
  12 ; Register-immediate instructions
  13
  14 define i64 @addi(i64 %a) nounwind {
  15 ; RV64I-LABEL: addi:
  16 ; RV64I:       # %bb.0:
  17 ; RV64I-NEXT:    addi a0, a0, 1
  18 ; RV64I-NEXT:    ret
  19 ;
  20 ; RV32I-LABEL: addi:
  21 ; RV32I:       # %bb.0:
  22 ; RV32I-NEXT:    addi a2, a0, 1
  23 ; RV32I-NEXT:    sltu a0, a2, a0
  24 ; RV32I-NEXT:    add a1, a1, a0
  25 ; RV32I-NEXT:    mv a0, a2
  26 ; RV32I-NEXT:    ret
  27   %1 = add i64 %a, 1
  28   ret i64 %1
  29 }
  30
  31 define i64 @slti(i64 %a) nounwind {
  32 ; RV64I-LABEL: slti:
  33 ; RV64I:       # %bb.0:
  34 ; RV64I-NEXT:    slti a0, a0, 2
  35 ; RV64I-NEXT:    ret
  36 ;
  37 ; RV32I-LABEL: slti:
  38 ; RV32I:       # %bb.0:
  39 ; RV32I-NEXT:    beqz a1, .LBB1_2
  40 ; RV32I-NEXT:  # %bb.1:
  41 ; RV32I-NEXT:    slti a0, a1, 0
  42 ; RV32I-NEXT:    mv a1, zero
  43 ; RV32I-NEXT:    ret
  44 ; RV32I-NEXT:  .LBB1_2:
  45 ; RV32I-NEXT:    sltiu a0, a0, 2
  46 ; RV32I-NEXT:    mv a1, zero
  47 ; RV32I-NEXT:    ret
  48   %1 = icmp slt i64 %a, 2
  49   %2 = zext i1 %1 to i64
  50   ret i64 %2
  51 }
  52
  53 define i64 @sltiu(i64 %a) nounwind {
  54 ; RV64I-LABEL: sltiu:
  55 ; RV64I:       # %bb.0:
  56 ; RV64I-NEXT:    sltiu a0, a0, 3
  57 ; RV64I-NEXT:    ret
  58 ;
  59 ; RV32I-LABEL: sltiu:
  60 ; RV32I:       # %bb.0:
  61 ; RV32I-NEXT:    beqz a1, .LBB2_2
  62 ; RV32I-NEXT:  # %bb.1:
  63 ; RV32I-NEXT:    mv a0, zero
  64 ; RV32I-NEXT:    mv a1, zero
  65 ; RV32I-NEXT:    ret
  66 ; RV32I-NEXT:  .LBB2_2:
  67 ; RV32I-NEXT:    sltiu a0, a0, 3
  68 ; RV32I-NEXT:    mv a1, zero
  69 ; RV32I-NEXT:    ret
  70   %1 = icmp ult i64 %a, 3
  71   %2 = zext i1 %1 to i64
  72   ret i64 %2
  73 }
  74
  75 define i64 @xori(i64 %a) nounwind {
  76 ; RV64I-LABEL: xori:
  77 ; RV64I:       # %bb.0:
  78 ; RV64I-NEXT:    xori a0, a0, 4
  79 ; RV64I-NEXT:    ret
  80 ;
  81 ; RV32I-LABEL: xori:
  82 ; RV32I:       # %bb.0:
  83 ; RV32I-NEXT:    xori a0, a0, 4
  84 ; RV32I-NEXT:    ret
  85   %1 = xor i64 %a, 4
  86   ret i64 %1
  87 }
  88
  89 define i64 @ori(i64 %a) nounwind {
  90 ; RV64I-LABEL: ori:
  91 ; RV64I:       # %bb.0:
  92 ; RV64I-NEXT:    ori a0, a0, 5
  93 ; RV64I-NEXT:    ret
  94 ;
  95 ; RV32I-LABEL: ori:
  96 ; RV32I:       # %bb.0:
  97 ; RV32I-NEXT:    ori a0, a0, 5
  98 ; RV32I-NEXT:    ret
  99   %1 = or i64 %a, 5
 100   ret i64 %1
 101 }
 102
 103 define i64 @andi(i64 %a) nounwind {
 104 ; RV64I-LABEL: andi:
 105 ; RV64I:       # %bb.0:
 106 ; RV64I-NEXT:    andi a0, a0, 6
 107 ; RV64I-NEXT:    ret
 108 ;
 109 ; RV32I-LABEL: andi:
 110 ; RV32I:       # %bb.0:
 111 ; RV32I-NEXT:    andi a0, a0, 6
 112 ; RV32I-NEXT:    mv a1, zero
 113 ; RV32I-NEXT:    ret
 114   %1 = and i64 %a, 6
 115   ret i64 %1
 116 }
 117
 118 define i64 @slli(i64 %a) nounwind {
 119 ; RV64I-LABEL: slli:
 120 ; RV64I:       # %bb.0:
 121 ; RV64I-NEXT:    slli a0, a0, 7
 122 ; RV64I-NEXT:    ret
 123 ;
 124 ; RV32I-LABEL: slli:
 125 ; RV32I:       # %bb.0:
 126 ; RV32I-NEXT:    srli a2, a0, 25
 127 ; RV32I-NEXT:    slli a1, a1, 7
 128 ; RV32I-NEXT:    or a1, a1, a2
 129 ; RV32I-NEXT:    slli a0, a0, 7
 130 ; RV32I-NEXT:    ret
 131   %1 = shl i64 %a, 7
 132   ret i64 %1
 133 }
 134
 135 define i64 @srli(i64 %a) nounwind {
 136 ; RV64I-LABEL: srli:
 137 ; RV64I:       # %bb.0:
 138 ; RV64I-NEXT:    srli a0, a0, 8
 139 ; RV64I-NEXT:    ret
 140 ;
 141 ; RV32I-LABEL: srli:
 142 ; RV32I:       # %bb.0:
 143 ; RV32I-NEXT:    slli a2, a1, 24
 144 ; RV32I-NEXT:    srli a0, a0, 8
 145 ; RV32I-NEXT:    or a0, a0, a2
 146 ; RV32I-NEXT:    srli a1, a1, 8
 147 ; RV32I-NEXT:    ret
 148   %1 = lshr i64 %a, 8
 149   ret i64 %1
 150 }
 151
 152 define i64 @srai(i64 %a) nounwind {
 153 ; RV64I-LABEL: srai:
 154 ; RV64I:       # %bb.0:
 155 ; RV64I-NEXT:    srai a0, a0, 9
 156 ; RV64I-NEXT:    ret
 157 ;
 158 ; RV32I-LABEL: srai:
 159 ; RV32I:       # %bb.0:
 160 ; RV32I-NEXT:    slli a2, a1, 23
 161 ; RV32I-NEXT:    srli a0, a0, 9
 162 ; RV32I-NEXT:    or a0, a0, a2
 163 ; RV32I-NEXT:    srai a1, a1, 9
 164 ; RV32I-NEXT:    ret
 165   %1 = ashr i64 %a, 9
 166   ret i64 %1
 167 }
 168
 169 ; Register-register instructions
 170
 171 define i64 @add(i64 %a, i64 %b) nounwind {
 172 ; RV64I-LABEL: add:
 173 ; RV64I:       # %bb.0:
 174 ; RV64I-NEXT:    add a0, a0, a1
 175 ; RV64I-NEXT:    ret
 176 ;
 177 ; RV32I-LABEL: add:
 178 ; RV32I:       # %bb.0:
 179 ; RV32I-NEXT:    add a1, a1, a3
 180 ; RV32I-NEXT:    add a2, a0, a2
 181 ; RV32I-NEXT:    sltu a0, a2, a0
 182 ; RV32I-NEXT:    add a1, a1, a0
 183 ; RV32I-NEXT:    mv a0, a2
 184 ; RV32I-NEXT:    ret
 185   %1 = add i64 %a, %b
 186   ret i64 %1
 187 }
 188
 189 define i64 @sub(i64 %a, i64 %b) nounwind {
 190 ; RV64I-LABEL: sub:
 191 ; RV64I:       # %bb.0:
 192 ; RV64I-NEXT:    sub a0, a0, a1
 193 ; RV64I-NEXT:    ret
 194 ;
 195 ; RV32I-LABEL: sub:
 196 ; RV32I:       # %bb.0:
 197 ; RV32I-NEXT:    sltu a4, a0, a2
 198 ; RV32I-NEXT:    sub a1, a1, a3
 199 ; RV32I-NEXT:    sub a1, a1, a4
 200 ; RV32I-NEXT:    sub a0, a0, a2
 201 ; RV32I-NEXT:    ret
 202   %1 = sub i64 %a, %b
 203   ret i64 %1
 204 }
 205
 206 define i64 @sll(i64 %a, i64 %b) nounwind {
 207 ; RV64I-LABEL: sll:
 208 ; RV64I:       # %bb.0:
 209 ; RV64I-NEXT:    sll a0, a0, a1
 210 ; RV64I-NEXT:    ret
 211 ;
 212 ; RV32I-LABEL: sll:
 213 ; RV32I:       # %bb.0:
 214 ; RV32I-NEXT:    addi a3, a2, -32
 215 ; RV32I-NEXT:    bltz a3, .LBB11_2
 216 ; RV32I-NEXT:  # %bb.1:
 217 ; RV32I-NEXT:    sll a1, a0, a3
 218 ; RV32I-NEXT:    mv a0, zero
 219 ; RV32I-NEXT:    ret
 220 ; RV32I-NEXT:  .LBB11_2:
 221 ; RV32I-NEXT:    sll a1, a1, a2
 222 ; RV32I-NEXT:    addi a3, zero, 31
 223 ; RV32I-NEXT:    sub a3, a3, a2
 224 ; RV32I-NEXT:    srli a4, a0, 1
 225 ; RV32I-NEXT:    srl a3, a4, a3
 226 ; RV32I-NEXT:    or a1, a1, a3
 227 ; RV32I-NEXT:    sll a2, a0, a2
 228 ; RV32I-NEXT:    mv a0, a2
 229 ; RV32I-NEXT:    ret
 230   %1 = shl i64 %a, %b
 231   ret i64 %1
 232 }
 233
 234 define i64 @slt(i64 %a, i64 %b) nounwind {
 235 ; RV64I-LABEL: slt:
 236 ; RV64I:       # %bb.0:
 237 ; RV64I-NEXT:    slt a0, a0, a1
 238 ; RV64I-NEXT:    ret
 239 ;
 240 ; RV32I-LABEL: slt:
 241 ; RV32I:       # %bb.0:
 242 ; RV32I-NEXT:    beq a1, a3, .LBB12_2
 243 ; RV32I-NEXT:  # %bb.1:
 244 ; RV32I-NEXT:    slt a0, a1, a3
 245 ; RV32I-NEXT:    mv a1, zero
 246 ; RV32I-NEXT:    ret
 247 ; RV32I-NEXT:  .LBB12_2:
 248 ; RV32I-NEXT:    sltu a0, a0, a2
 249 ; RV32I-NEXT:    mv a1, zero
 250 ; RV32I-NEXT:    ret
 251   %1 = icmp slt i64 %a, %b
 252   %2 = zext i1 %1 to i64
 253   ret i64 %2
 254 }
 255
 256 define i64 @sltu(i64 %a, i64 %b) nounwind {
 257 ; RV64I-LABEL: sltu:
 258 ; RV64I:       # %bb.0:
 259 ; RV64I-NEXT:    sltu a0, a0, a1
 260 ; RV64I-NEXT:    ret
 261 ;
 262 ; RV32I-LABEL: sltu:
 263 ; RV32I:       # %bb.0:
 264 ; RV32I-NEXT:    beq a1, a3, .LBB13_2
 265 ; RV32I-NEXT:  # %bb.1:
 266 ; RV32I-NEXT:    sltu a0, a1, a3
 267 ; RV32I-NEXT:    mv a1, zero
 268 ; RV32I-NEXT:    ret
 269 ; RV32I-NEXT:  .LBB13_2:
 270 ; RV32I-NEXT:    sltu a0, a0, a2
 271 ; RV32I-NEXT:    mv a1, zero
 272 ; RV32I-NEXT:    ret
 273   %1 = icmp ult i64 %a, %b
 274   %2 = zext i1 %1 to i64
 275   ret i64 %2
 276 }
 277
 278 define i64 @xor(i64 %a, i64 %b) nounwind {
 279 ; RV64I-LABEL: xor:
 280 ; RV64I:       # %bb.0:
 281 ; RV64I-NEXT:    xor a0, a0, a1
 282 ; RV64I-NEXT:    ret
 283 ;
 284 ; RV32I-LABEL: xor:
 285 ; RV32I:       # %bb.0:
 286 ; RV32I-NEXT:    xor a0, a0, a2
 287 ; RV32I-NEXT:    xor a1, a1, a3
 288 ; RV32I-NEXT:    ret
 289   %1 = xor i64 %a, %b
 290   ret i64 %1
 291 }
 292
 293 define i64 @srl(i64 %a, i64 %b) nounwind {
 294 ; RV64I-LABEL: srl:
 295 ; RV64I:       # %bb.0:
 296 ; RV64I-NEXT:    srl a0, a0, a1
 297 ; RV64I-NEXT:    ret
 298 ;
 299 ; RV32I-LABEL: srl:
 300 ; RV32I:       # %bb.0:
 301 ; RV32I-NEXT:    addi a3, a2, -32
 302 ; RV32I-NEXT:    bltz a3, .LBB15_2
 303 ; RV32I-NEXT:  # %bb.1:
 304 ; RV32I-NEXT:    srl a0, a1, a3
 305 ; RV32I-NEXT:    mv a1, zero
 306 ; RV32I-NEXT:    ret
 307 ; RV32I-NEXT:  .LBB15_2:
 308 ; RV32I-NEXT:    srl a0, a0, a2
 309 ; RV32I-NEXT:    addi a3, zero, 31
 310 ; RV32I-NEXT:    sub a3, a3, a2
 311 ; RV32I-NEXT:    slli a4, a1, 1
 312 ; RV32I-NEXT:    sll a3, a4, a3
 313 ; RV32I-NEXT:    or a0, a0, a3
 314 ; RV32I-NEXT:    srl a2, a1, a2
 315 ; RV32I-NEXT:    mv a1, a2
 316 ; RV32I-NEXT:    ret
 317   %1 = lshr i64 %a, %b
 318   ret i64 %1
 319 }
 320
 321 define i64 @sra(i64 %a, i64 %b) nounwind {
 322 ; RV64I-LABEL: sra:
 323 ; RV64I:       # %bb.0:
 324 ; RV64I-NEXT:    sra a0, a0, a1
 325 ; RV64I-NEXT:    ret
 326 ;
 327 ; RV32I-LABEL: sra:
 328 ; RV32I:       # %bb.0:
 329 ; RV32I-NEXT:    addi a3, a2, -32
 330 ; RV32I-NEXT:    bltz a3, .LBB16_2
 331 ; RV32I-NEXT:  # %bb.1:
 332 ; RV32I-NEXT:    sra a0, a1, a3
 333 ; RV32I-NEXT:    srai a1, a1, 31
 334 ; RV32I-NEXT:    ret
 335 ; RV32I-NEXT:  .LBB16_2:
 336 ; RV32I-NEXT:    srl a0, a0, a2
 337 ; RV32I-NEXT:    addi a3, zero, 31
 338 ; RV32I-NEXT:    sub a3, a3, a2
 339 ; RV32I-NEXT:    slli a4, a1, 1
 340 ; RV32I-NEXT:    sll a3, a4, a3
 341 ; RV32I-NEXT:    or a0, a0, a3
 342 ; RV32I-NEXT:    sra a1, a1, a2
 343 ; RV32I-NEXT:    ret
 344   %1 = ashr i64 %a, %b
 345   ret i64 %1
 346 }
 347
 348 define i64 @or(i64 %a, i64 %b) nounwind {
 349 ; RV64I-LABEL: or:
 350 ; RV64I:       # %bb.0:
 351 ; RV64I-NEXT:    or a0, a0, a1
 352 ; RV64I-NEXT:    ret
 353 ;
 354 ; RV32I-LABEL: or:
 355 ; RV32I:       # %bb.0:
 356 ; RV32I-NEXT:    or a0, a0, a2
 357 ; RV32I-NEXT:    or a1, a1, a3
 358 ; RV32I-NEXT:    ret
 359   %1 = or i64 %a, %b
 360   ret i64 %1
 361 }
 362
 363 define i64 @and(i64 %a, i64 %b) nounwind {
 364 ; RV64I-LABEL: and:
 365 ; RV64I:       # %bb.0:
 366 ; RV64I-NEXT:    and a0, a0, a1
 367 ; RV64I-NEXT:    ret
 368 ;
 369 ; RV32I-LABEL: and:
 370 ; RV32I:       # %bb.0:
 371 ; RV32I-NEXT:    and a0, a0, a2
 372 ; RV32I-NEXT:    and a1, a1, a3
 373 ; RV32I-NEXT:    ret
 374   %1 = and i64 %a, %b
 375   ret i64 %1
 376 }
 377
 378 ; RV64I-only instructions
 379
 380 define signext i32 @addiw(i32 signext %a) nounwind {
 381 ; RV64I-LABEL: addiw:
 382 ; RV64I:       # %bb.0:
 383 ; RV64I-NEXT:    addiw a0, a0, 123
 384 ; RV64I-NEXT:    ret
 385 ;
 386 ; RV32I-LABEL: addiw:
 387 ; RV32I:       # %bb.0:
 388 ; RV32I-NEXT:    addi a0, a0, 123
 389 ; RV32I-NEXT:    ret
 390   %1 = add i32 %a, 123
 391   ret i32 %1
 392 }
 393
 394 define signext i32 @slliw(i32 signext %a) nounwind {
 395 ; RV64I-LABEL: slliw:
 396 ; RV64I:       # %bb.0:
 397 ; RV64I-NEXT:    slliw a0, a0, 17
 398 ; RV64I-NEXT:    ret
 399 ;
 400 ; RV32I-LABEL: slliw:
 401 ; RV32I:       # %bb.0:
 402 ; RV32I-NEXT:    slli a0, a0, 17
 403 ; RV32I-NEXT:    ret
 404   %1 = shl i32 %a, 17
 405   ret i32 %1
 406 }
 407
 408 define signext i32 @srliw(i32 %a) nounwind {
 409 ; RV64I-LABEL: srliw:
 410 ; RV64I:       # %bb.0:
 411 ; RV64I-NEXT:    srliw a0, a0, 8
 412 ; RV64I-NEXT:    ret
 413 ;
 414 ; RV32I-LABEL: srliw:
 415 ; RV32I:       # %bb.0:
 416 ; RV32I-NEXT:    srli a0, a0, 8
 417 ; RV32I-NEXT:    ret
 418   %1 = lshr i32 %a, 8
 419   ret i32 %1
 420 }
 421
 422 define signext i32 @sraiw(i32 %a) nounwind {
 423 ; RV64I-LABEL: sraiw:
 424 ; RV64I:       # %bb.0:
 425 ; RV64I-NEXT:    sraiw a0, a0, 9
 426 ; RV64I-NEXT:    ret
 427 ;
 428 ; RV32I-LABEL: sraiw:
 429 ; RV32I:       # %bb.0:
 430 ; RV32I-NEXT:    srai a0, a0, 9
 431 ; RV32I-NEXT:    ret
 432   %1 = ashr i32 %a, 9
 433   ret i32 %1
 434 }
 435
 436 define signext i32 @sextw(i32 zeroext %a) nounwind {
 437 ; RV64I-LABEL: sextw:
 438 ; RV64I:       # %bb.0:
 439 ; RV64I-NEXT:    sext.w a0, a0
 440 ; RV64I-NEXT:    ret
 441 ;
 442 ; RV32I-LABEL: sextw:
 443 ; RV32I:       # %bb.0:
 444 ; RV32I-NEXT:    ret
 445   ret i32 %a
 446 }
 447
 448 define signext i32 @addw(i32 signext %a, i32 signext %b) nounwind {
 449 ; RV64I-LABEL: addw:
 450 ; RV64I:       # %bb.0:
 451 ; RV64I-NEXT:    addw a0, a0, a1
 452 ; RV64I-NEXT:    ret
 453 ;
 454 ; RV32I-LABEL: addw:
 455 ; RV32I:       # %bb.0:
 456 ; RV32I-NEXT:    add a0, a0, a1
 457 ; RV32I-NEXT:    ret
 458   %1 = add i32 %a, %b
 459   ret i32 %1
 460 }
 461
 462 define signext i32 @subw(i32 signext %a, i32 signext %b) nounwind {
 463 ; RV64I-LABEL: subw:
 464 ; RV64I:       # %bb.0:
 465 ; RV64I-NEXT:    subw a0, a0, a1
 466 ; RV64I-NEXT:    ret
 467 ;
 468 ; RV32I-LABEL: subw:
 469 ; RV32I:       # %bb.0:
 470 ; RV32I-NEXT:    sub a0, a0, a1
 471 ; RV32I-NEXT:    ret
 472   %1 = sub i32 %a, %b
 473   ret i32 %1
 474 }
 475
 476 define signext i32 @sllw(i32 signext %a, i32 zeroext %b) nounwind {
 477 ; RV64I-LABEL: sllw:
 478 ; RV64I:       # %bb.0:
 479 ; RV64I-NEXT:    sllw a0, a0, a1
 480 ; RV64I-NEXT:    ret
 481 ;
 482 ; RV32I-LABEL: sllw:
 483 ; RV32I:       # %bb.0:
 484 ; RV32I-NEXT:    sll a0, a0, a1
 485 ; RV32I-NEXT:    ret
 486   %1 = shl i32 %a, %b
 487   ret i32 %1
 488 }
 489
 490 define signext i32 @srlw(i32 signext %a, i32 zeroext %b) nounwind {
 491 ; RV64I-LABEL: srlw:
 492 ; RV64I:       # %bb.0:
 493 ; RV64I-NEXT:    srlw a0, a0, a1
 494 ; RV64I-NEXT:    ret
 495 ;
 496 ; RV32I-LABEL: srlw:
 497 ; RV32I:       # %bb.0:
 498 ; RV32I-NEXT:    srl a0, a0, a1
 499 ; RV32I-NEXT:    ret
 500   %1 = lshr i32 %a, %b
 501   ret i32 %1
 502 }
 503
 504 define signext i32 @sraw(i64 %a, i32 zeroext %b) nounwind {
 505 ; RV64I-LABEL: sraw:
 506 ; RV64I:       # %bb.0:
 507 ; RV64I-NEXT:    sraw a0, a0, a1
 508 ; RV64I-NEXT:    ret
 509 ;
 510 ; RV32I-LABEL: sraw:
 511 ; RV32I:       # %bb.0:
 512 ; RV32I-NEXT:    sra a0, a0, a2
 513 ; RV32I-NEXT:    ret
 514   %1 = trunc i64 %a to i32
 515   %2 = ashr i32 %1, %b
 516   ret i32 %2
 517 }