[RISCV] Support 'f' Inline Assembly Constraint
[llvm-core.git] / test / CodeGen / AMDGPU / bfe_uint.ll
blob2c8c9a5ec932fce84d9b2cd736ec885939f3ef57
1 ; RUN: llc < %s -march=r600 -mcpu=redwood | FileCheck %s
3 ; CHECK: {{^}}bfe_def:
4 ; CHECK: BFE_UINT
5 define amdgpu_kernel void @bfe_def(i32 addrspace(1)* %out, i32 %x) {
6 entry:
7   %0 = lshr i32 %x, 5
8   %1 = and i32 %0, 15 ; 0xf
9   store i32 %1, i32 addrspace(1)* %out
10   ret void
13 ; This program could be implemented using a BFE_UINT instruction, however
14 ; since the lshr constant + number of bits in the mask is >= 32, it can also be
15 ; implmented with a LSHR instruction, which is better, because LSHR has less
16 ; operands and requires less constants.
18 ; CHECK: {{^}}bfe_shift:
19 ; CHECK-NOT: BFE_UINT
20 define amdgpu_kernel void @bfe_shift(i32 addrspace(1)* %out, i32 %x) {
21 entry:
22   %0 = lshr i32 %x, 16
23   %1 = and i32 %0, 65535 ; 0xffff
24   store i32 %1, i32 addrspace(1)* %out
25   ret void