llvm/test/CodeGen/AMDGPU/no-dup-inst-prefetch.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -march=amdgcn -mcpu=gfx1030 -verify-machineinstrs < %s | FileCheck --check-prefix=GFX10 %s
   3
   4 define amdgpu_cs void @_amdgpu_cs_main(float %0, i32 %1) {
   5 ; GFX10-LABEL: _amdgpu_cs_main:
   6 ; GFX10:       ; %bb.0: ; %branch1_true
   7 ; GFX10-NEXT:    v_mov_b32_e32 v2, 0
   8 ; GFX10-NEXT:    v_cmp_ne_u32_e32 vcc_lo, 0, v1
   9 ; GFX10-NEXT:    v_mov_b32_e32 v1, 0
  10 ; GFX10-NEXT:    s_mov_b32 s4, 0
  11 ; GFX10-NEXT:    s_mov_b32 s1, 0
  12 ; GFX10-NEXT:    ; implicit-def: $sgpr2
  13 ; GFX10-NEXT:    s_inst_prefetch 0x1
  14 ; GFX10-NEXT:    s_branch .LBB0_2
  15 ; GFX10-NEXT:    .p2align 6
  16 ; GFX10-NEXT:  .LBB0_1: ; %Flow
  17 ; GFX10-NEXT:    ; in Loop: Header=BB0_2 Depth=1
  18 ; GFX10-NEXT:    s_or_b32 exec_lo, exec_lo, s3
  19 ; GFX10-NEXT:    v_mov_b32_e32 v1, v0
  20 ; GFX10-NEXT:    s_and_b32 s0, exec_lo, s2
  21 ; GFX10-NEXT:    s_or_b32 s1, s0, s1
  22 ; GFX10-NEXT:    s_andn2_b32 exec_lo, exec_lo, s1
  23 ; GFX10-NEXT:    s_cbranch_execz .LBB0_4
  24 ; GFX10-NEXT:  .LBB0_2: ; %bb
  25 ; GFX10-NEXT:    ; =>This Inner Loop Header: Depth=1
  26 ; GFX10-NEXT:    s_or_b32 s2, s2, exec_lo
  27 ; GFX10-NEXT:    s_and_saveexec_b32 s3, vcc_lo
  28 ; GFX10-NEXT:    s_cbranch_execz .LBB0_1
  29 ; GFX10-NEXT:  ; %bb.3: ; %branch2_merge
  30 ; GFX10-NEXT:    ; in Loop: Header=BB0_2 Depth=1
  31 ; GFX10-NEXT:    s_mov_b32 s5, s4
  32 ; GFX10-NEXT:    s_mov_b32 s6, s4
  33 ; GFX10-NEXT:    s_mov_b32 s7, s4
  34 ; GFX10-NEXT:    s_mov_b32 s8, s4
  35 ; GFX10-NEXT:    s_mov_b32 s9, s4
  36 ; GFX10-NEXT:    s_mov_b32 s10, s4
  37 ; GFX10-NEXT:    s_mov_b32 s11, s4
  38 ; GFX10-NEXT:    s_mov_b32 s12, s4
  39 ; GFX10-NEXT:    s_mov_b32 s13, s4
  40 ; GFX10-NEXT:    s_mov_b32 s14, s4
  41 ; GFX10-NEXT:    s_mov_b32 s15, s4
  42 ; GFX10-NEXT:    s_andn2_b32 s2, s2, exec_lo
  43 ; GFX10-NEXT:    image_sample_lz v1, [v2, v2, v1], s[8:15], s[4:7] dmask:0x1 dim:SQ_RSRC_IMG_3D
  44 ; GFX10-NEXT:    s_waitcnt vmcnt(0)
  45 ; GFX10-NEXT:    v_fma_f32 v1, v1, v0, 0
  46 ; GFX10-NEXT:    v_cmp_le_f32_e64 s0, 0, v1
  47 ; GFX10-NEXT:    s_and_b32 s0, s0, exec_lo
  48 ; GFX10-NEXT:    s_or_b32 s2, s2, s0
  49 ; GFX10-NEXT:    s_branch .LBB0_1
  50 ; GFX10-NEXT:  .LBB0_4: ; %loop0_merge
  51 ; GFX10-NEXT:    s_inst_prefetch 0x2
  52 ; GFX10-NEXT:    s_endpgm
  53 branch1_true:
  54   br label %bb
  55
  56 bb:                                               ; preds = %branch2_merge, %branch1_true
  57   %r1.8.vec.insert14.i1 = phi float [ 0.000000e+00, %branch1_true ], [ %0, %branch2_merge ]
  58   %i = icmp eq i32 %1, 0
  59   br i1 %i, label %loop0_merge, label %branch2_merge
  60
  61 branch2_merge:                                    ; preds = %bb
  62   %i2 = call float @llvm.amdgcn.image.sample.lz.3d.f32.f32(i32 1, float 0.000000e+00, float 0.000000e+00, float %r1.8.vec.insert14.i1, <8 x i32> zeroinitializer, <4 x i32> zeroinitializer, i1 false, i32 0, i32 0)
  63   %i3 = call reassoc nnan nsz arcp contract afn float @llvm.fma.f32(float %i2, float %0, float 0.000000e+00)
  64   %i4 = fcmp ult float %i3, 0.000000e+00
  65   br i1 %i4, label %bb, label %loop0_merge
  66
  67 loop0_merge:                                      ; preds = %branch2_merge, %bb
  68   ret void
  69 }
  70
  71 ; Function Attrs: nocallback nofree nosync nounwind readnone speculatable willreturn
  72 declare float @llvm.fma.f32(float, float, float) #0
  73
  74 ; Function Attrs: nounwind readonly willreturn
  75 declare float @llvm.amdgcn.image.sample.lz.3d.f32.f32(i32 immarg, float, float, float, <8 x i32>, <4 x i32>, i1 immarg, i32 immarg, i32 immarg) #1
  76
  77 attributes #0 = { nocallback nofree nosync nounwind readnone speculatable willreturn }
  78 attributes #1 = { nounwind readonly willreturn }