llvm/test/CodeGen/AArch64/GlobalISel/select-const-vector.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -mtriple=aarch64-- -run-pass=instruction-select -verify-machineinstrs %s -o - | FileCheck %s
   3 ---
   4 name:            test_constant_vec_pool_v2f64
   5 alignment:       4
   6 legalized:       true
   7 regBankSelected: true
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   9 liveins:
  10   - { reg: '$x0' }
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  13 machineFunctionInfo: {}
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  17
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  19     ; CHECK: liveins: $x0
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  21     ; CHECK: [[ADRP:%[0-9]+]]:gpr64common = ADRP target-flags(aarch64-page) %const.0
  22     ; CHECK: [[LDRQui:%[0-9]+]]:fpr128 = LDRQui [[ADRP]], target-flags(aarch64-pageoff, aarch64-nc) %const.0
  23     ; CHECK: STRQui [[LDRQui]], [[COPY]], 0 :: (store (<2 x s64>))
  24     ; CHECK: RET_ReallyLR
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  26     %3:fpr(s64) = G_FCONSTANT double 5.000000e-01
  27     %2:fpr(s64) = G_FCONSTANT double 1.600000e+01
  28     %1:fpr(<2 x s64>) = G_BUILD_VECTOR %2(s64), %3(s64)
  29     G_STORE %1(<2 x s64>), %0(p0) :: (store (<2 x s64>))
  30     RET_ReallyLR
  31
  32 ...
  33 ---
  34 name:            test_constant_vec_pool_v4f32
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  40   - { reg: '$x0' }
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  51     ; CHECK: [[LDRQui:%[0-9]+]]:fpr128 = LDRQui [[ADRP]], target-flags(aarch64-pageoff, aarch64-nc) %const.0
  52     ; CHECK: STRQui [[LDRQui]], [[COPY]], 0 :: (store (<4 x s32>))
  53     ; CHECK: RET_ReallyLR
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  55     %3:fpr(s32) = G_FCONSTANT float 5.000000e-01
  56     %2:fpr(s32) = G_FCONSTANT float 1.600000e+01
  57     %1:fpr(<4 x s32>) = G_BUILD_VECTOR %2(s32), %3(s32), %3(s32), %3(s32)
  58     G_STORE %1(<4 x s32>), %0(p0) :: (store (<4 x s32>))
  59     RET_ReallyLR
  60
  61 ...
  62 ---
  63 name:            test_constant_vec_pool_v2i64
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  88     RET_ReallyLR
  89
  90 ...
  91 ---
  92 name:            test_constant_vec_pool_v4i32
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 117     RET_ReallyLR
 118
 119 ...
 120
 121 ---
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 148
 149 ...