Lab_2/Report/HDLsynth_ArchC.txt

   1 =========================================================================
   2 *                           HDL Synthesis                               *
   3 =========================================================================
   4
   5 Synthesizing Unit <DataPath_C>.
   6     Related source file is "E:\University\_Second Year\Computer Architectures\assesment\MyMicroProccessor\Lab_2\DataPaths - RegBankAlt\DataPath_C.vhd".
   7         data_size = 16
   8         num_registers = 32
   9     Summary:
  10         inferred   4 Multiplexer(s).
  11 Unit <DataPath_C> synthesized.
  12
  13 Synthesizing Unit <Reg>.
  14     Related source file is "E:\University\_Second Year\Computer Architectures\assesment\MyMicroProccessor\Lab_2\DataPaths - RegBankAlt\Reg.vhd".
  15         data_size = 16
  16     Found 16-bit register for signal <data_out>.
  17     Summary:
  18         inferred  16 D-type flip-flop(s).
  19 Unit <Reg> synthesized.
  20
  21 Synthesizing Unit <ALU_param>.
  22     Related source file is "E:\University\_Second Year\Computer Architectures\assesment\MyMicroProccessor\Lab_2\DataPaths - RegBankAlt\ALU_param.vhd".
  23         N = 16
  24     Found 16-bit adder for signal <A_itrn[15]_B_itrn[15]_add_27_OUT> created at line 69.
  25     Found 16-bit adder for signal <A_itrn[15]_GND_7_o_add_31_OUT> created at line 1253.
  26     Found 16-bit subtractor for signal <A_itrn[15]_B_itrn[15]_sub_26_OUT<15:0>> created at line 70.
  27     Found 16-bit subtractor for signal <A_itrn[15]_GND_7_o_sub_30_OUT<15:0>> created at line 1320.
  28     Found 16-bit shifter rotate right for signal <A_itrn[15]_X_itrn[30]_rotate_right_17_OUT> created at line 3021
  29     Found 16-bit shifter rotate left for signal <A_itrn[15]_X_itrn[30]_rotate_left_19_OUT> created at line 3012
  30     Found 16-bit shifter arithmetic right for signal <A_itrn[15]_X_itrn[30]_shift_right_21_OUT> created at line 2982
  31     Found 16-bit shifter logical left for signal <A_itrn[15]_X_itrn[30]_shift_left_23_OUT> created at line 2973
  32     Found 16-bit 13-to-1 multiplexer for signal <O_itrn> created at line 42.
  33     Found 16-bit comparator greater for signal <flags<3>> created at line 99
  34     Found 16-bit comparator greater for signal <flags<4>> created at line 100
  35     Summary:
  36         inferred   1 Adder/Subtractor(s).
  37         inferred   2 Comparator(s).
  38         inferred  16 Multiplexer(s).
  39         inferred   4 Combinational logic shifter(s).
  40 Unit <ALU_param> synthesized.
  41
  42 Synthesizing Unit <regbank>.
  43     Related source file is "E:\University\_Second Year\Computer Architectures\assesment\MyMicroProccessor\Lab_2\DataPaths - RegBankAlt\otherRegBank.vhd".
  44     Found 16-bit register for signal <REG02>.
  45     Found 16-bit register for signal <REG03>.
  46     Found 16-bit register for signal <REG04>.
  47     Found 16-bit register for signal <REG05>.
  48     Found 16-bit register for signal <REG06>.
  49     Found 16-bit register for signal <REG07>.
  50     Found 16-bit register for signal <REG08>.
  51     Found 16-bit register for signal <REG09>.
  52     Found 16-bit register for signal <REG10>.
  53     Found 16-bit register for signal <REG11>.
  54     Found 16-bit register for signal <REG12>.
  55     Found 16-bit register for signal <REG13>.
  56     Found 16-bit register for signal <REG14>.
  57     Found 16-bit register for signal <REG15>.
  58     Found 16-bit register for signal <REG16>.
  59     Found 16-bit register for signal <REG17>.
  60     Found 16-bit register for signal <REG18>.
  61     Found 16-bit register for signal <REG19>.
  62     Found 16-bit register for signal <REG20>.
  63     Found 16-bit register for signal <REG21>.
  64     Found 16-bit register for signal <REG22>.
  65     Found 16-bit register for signal <REG23>.
  66     Found 16-bit register for signal <REG24>.
  67     Found 16-bit register for signal <REG25>.
  68     Found 16-bit register for signal <REG26>.
  69     Found 16-bit register for signal <REG27>.
  70     Found 16-bit register for signal <REG28>.
  71     Found 16-bit register for signal <REG29>.
  72     Found 16-bit register for signal <REG30>.
  73     Found 16-bit register for signal <REG31>.
  74     Found 16-bit register for signal <REG01>.
  75     Found 16-bit 32-to-1 multiplexer for signal <A> created at line 30.
  76     Found 16-bit 32-to-1 multiplexer for signal <B> created at line 31.
  77     Summary:
  78         inferred 496 D-type flip-flop(s).
  79         inferred   2 Multiplexer(s).
  80 Unit <regbank> synthesized.
  81
  82 =========================================================================
  83 HDL Synthesis Report
  84
  85 Macro Statistics
  86 # Adders/Subtractors                                   : 1
  87  16-bit addsub                                         : 1
  88 # Registers                                            : 35
  89  16-bit register                                       : 35
  90 # Comparators                                          : 2
  91  16-bit comparator greater                             : 2
  92 # Multiplexers                                         : 22
  93  1-bit 2-to-1 multiplexer                              : 6
  94  16-bit 2-to-1 multiplexer                             : 14
  95  16-bit 32-to-1 multiplexer                            : 2
  96 # Logic shifters                                       : 4
  97  16-bit shifter arithmetic right                       : 1
  98  16-bit shifter logical left                           : 1
  99  16-bit shifter rotate left                            : 1
 100  16-bit shifter rotate right                           : 1
 101 # Xors                                                 : 1
 102  16-bit xor2                                           : 1
 103
 104 =========================================================================