verilog_src/waveform.vcd

   1 $date
   2     Thu Mar  6 18:01:18 2008
   3 $end
   4 $version
   5     GPLCVER_2.11a of 07/05/05
   6 $end
   7 $timescale
   8     1 ns
   9 $end
  10 $scope module teste_mem $end
  11 $var reg       2 %    ia [1:0] $end
  12 $var reg       2 &    ib [1:0] $end
  13 $var integer      32 '    k [31:0] $end
  14 $var wire       1 (    overflow $end
  15 $var wire       2 )    result [1:0] $end
  16 $scope module test $end
  17 $var wire       2 !    a [1:0] $end
  18 $var wire       2 "    b [1:0] $end
  19 $var reg       1 #    overflow $end
  20 $var reg       2 $    result [1:0] $end
  21 $upscope $end
  22 $upscope $end
  23 $enddefinitions $end
  24 #0
  25 $dumpvars
  26 b0 !
  27 b0 "
  28 x#
  29 bx $
  30 b0 %
  31 b0 &
  32 b0 '
  33 x(
  34 bx )
  35 $end
  36 #1
  37 b0 )
  38 0(
  39 b0 $
  40 0#
  41 #5
  42 b10 "
  43 b10 &
  44 #6
  45 b1 '
  46 b10 )
  47 b10 $
  48 #11
  49 b11 "
  50 b1 !
  51 b11 &
  52 b1 %
  53 #12
  54 b10 '
  55 b0 )
  56 1(
  57 b0 $
  58 1#
  59 #17
  60 b0 "
  61 b10 !
  62 b0 &
  63 b10 %
  64 #18
  65 b11 '
  66 b10 )
  67 0(
  68 b10 $
  69 0#
  70 #23
  71 b1 "
  72 b11 !
  73 b1 &
  74 b11 %
  75 #24
  76 b100 '
  77 b0 )
  78 1(
  79 b0 $
  80 1#
  81 #64