teste
[vutg.git] / verilog_src / 
treea46ab05e80df4793ba543a9c618dc4ab20c2f76a
drwxr-xr-x   ..
-rw-r--r-- 415 fulladder_2b.v
-rw-r--r-- 416 fulladder_2b.v~
-rw-r--r-- 11 in_a.mem
-rw-r--r-- 12 in_b.mem
-rw-r--r-- 28 in_b.mem~
-rw-r--r-- 8 out_overflow.mem
-rw-r--r-- 22 out_overflow.mem~
-rw-r--r-- 39 out_result.mem
-rw-r--r-- 39 out_result.mem~
-rwxr-xr-x 4775 test
-rw-r--r-- 952 teste_mem.v
-rw-r--r-- 938 teste_mem.v~
-rw-r--r-- 495 verilog.log
-rw-r--r-- 0 veriwell.key
-rw-r--r-- 1109 veriwell.log
-rw-r--r-- 825 waveform.vcd