zpu/hdl/zealot/fpga/digilent-starter-xc3s500e/synthesis_config/top.xst

   1 set -tmpdir "tmp"\r
   2 set -xsthdpdir "xst"\r
   3 run\r
   4 -ifn ../synthesis_config/top.prj\r
   5 -ifmt mixed\r
   6 -ofn top\r
   7 -ofmt NGC\r
   8 -p xc3s500e-4-fg320\r
   9 -top top\r
  10 -opt_mode Speed\r
  11 -opt_level 1\r
  12 -iuc NO\r
  13 -keep_hierarchy No\r
  14 -netlist_hierarchy As_Optimized\r
  15 -rtlview Yes\r
  16 -glob_opt AllClockNets\r
  17 -read_cores YES\r
  18 -write_timing_constraints NO\r
  19 -cross_clock_analysis NO\r
  20 -hierarchy_separator /\r
  21 -bus_delimiter <>\r
  22 -case Maintain\r
  23 -slice_utilization_ratio 100\r
  24 -bram_utilization_ratio 100\r
  25 -verilog2001 YES\r
  26 -fsm_extract YES -fsm_encoding Auto\r
  27 -safe_implementation No\r
  28 -fsm_style LUT\r
  29 -ram_extract Yes\r
  30 -ram_style Auto\r
  31 -rom_extract Yes\r
  32 -mux_style Auto\r
  33 -decoder_extract YES\r
  34 -priority_extract Yes\r
  35 -shreg_extract YES\r
  36 -shift_extract YES\r
  37 -xor_collapse YES\r
  38 -rom_style Auto\r
  39 -auto_bram_packing NO\r
  40 -mux_extract Yes\r
  41 -resource_sharing YES\r
  42 -async_to_sync NO\r
  43 -mult_style Auto\r
  44 -iobuf YES\r
  45 -max_fanout 500\r
  46 -bufg 24\r
  47 -register_duplication YES\r
  48 -register_balancing No\r
  49 -slice_packing YES\r
  50 -optimize_primitives NO\r
  51 -use_clock_enable Yes\r
  52 -use_sync_set Yes\r
  53 -use_sync_reset Yes\r
  54 -iob Auto\r
  55 -equivalent_register_removal YES\r
  56 -slice_utilization_ratio_maxmargin 5\r