[MIParser] Set RegClassOrRegBank during instruction parsing
[llvm-complete.git] / test / CodeGen / Thumb2 / mve-vcmpf.ll
blob9e793caac3dd62bd414e417a90a0e0e728250b29
1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
2 ; RUN: llc -mtriple=thumbv8.1m.main-arm-none-eabi -mattr=+mve,+fullfp16 -verify-machineinstrs %s -o - | FileCheck %s --check-prefix=CHECK --check-prefix=CHECK-MVE
3 ; RUN: llc -mtriple=thumbv8.1m.main-arm-none-eabi -mattr=+mve.fp -verify-machineinstrs %s -o - | FileCheck %s --check-prefix=CHECK --check-prefix=CHECK-MVEFP
5 define arm_aapcs_vfpcc <4 x float> @vcmp_oeq_v4f32(<4 x float> %src, <4 x float> %src2, <4 x float> %a, <4 x float> %b) {
6 ; CHECK-MVE-LABEL: vcmp_oeq_v4f32:
7 ; CHECK-MVE:       @ %bb.0: @ %entry
8 ; CHECK-MVE-NEXT:    vcmp.f32 s0, s4
9 ; CHECK-MVE-NEXT:    movs r1, #0
10 ; CHECK-MVE-NEXT:    vmrs APSR_nzcv, fpscr
11 ; CHECK-MVE-NEXT:    it eq
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13 ; CHECK-MVE-NEXT:    cmp r1, #0
14 ; CHECK-MVE-NEXT:    vcmp.f32 s1, s5
15 ; CHECK-MVE-NEXT:    cset r1, ne
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17 ; CHECK-MVE-NEXT:    mov.w r2, #0
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19 ; CHECK-MVE-NEXT:    it eq
20 ; CHECK-MVE-NEXT:    moveq r2, #1
21 ; CHECK-MVE-NEXT:    cmp r2, #0
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40 ; CHECK-MVE-NEXT:    lsls r0, r2, #31
41 ; CHECK-MVE-NEXT:    vseleq.f32 s1, s13, s9
42 ; CHECK-MVE-NEXT:    lsls r0, r1, #31
43 ; CHECK-MVE-NEXT:    vseleq.f32 s0, s12, s8
44 ; CHECK-MVE-NEXT:    bx lr
46 ; CHECK-MVEFP-LABEL: vcmp_oeq_v4f32:
47 ; CHECK-MVEFP:       @ %bb.0: @ %entry
48 ; CHECK-MVEFP-NEXT:    vcmp.f32 eq, q0, q1
49 ; CHECK-MVEFP-NEXT:    vpsel q0, q2, q3
50 ; CHECK-MVEFP-NEXT:    bx lr
51 entry:
52   %c = fcmp oeq <4 x float> %src, %src2
53   %s = select <4 x i1> %c, <4 x float> %a, <4 x float> %b
54   ret <4 x float> %s
57 define arm_aapcs_vfpcc <4 x float> @vcmp_one_v4f32(<4 x float> %src, <4 x float> %src2, <4 x float> %a, <4 x float> %b) {
58 ; CHECK-MVE-LABEL: vcmp_one_v4f32:
59 ; CHECK-MVE:       @ %bb.0: @ %entry
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109 ; CHECK-MVEFP:       @ %bb.0: @ %entry
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115 entry:
116   %c = fcmp one <4 x float> %src, %src2
117   %s = select <4 x i1> %c, <4 x float> %a, <4 x float> %b
118   ret <4 x float> %s
121 define arm_aapcs_vfpcc <4 x float> @vcmp_ogt_v4f32(<4 x float> %src, <4 x float> %src2, <4 x float> %a, <4 x float> %b) {
122 ; CHECK-MVE-LABEL: vcmp_ogt_v4f32:
123 ; CHECK-MVE:       @ %bb.0: @ %entry
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162 ; CHECK-MVEFP-LABEL: vcmp_ogt_v4f32:
163 ; CHECK-MVEFP:       @ %bb.0: @ %entry
164 ; CHECK-MVEFP-NEXT:    vcmp.f32 gt, q0, q1
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167 entry:
168   %c = fcmp ogt <4 x float> %src, %src2
169   %s = select <4 x i1> %c, <4 x float> %a, <4 x float> %b
170   ret <4 x float> %s
173 define arm_aapcs_vfpcc <4 x float> @vcmp_oge_v4f32(<4 x float> %src, <4 x float> %src2, <4 x float> %a, <4 x float> %b) {
174 ; CHECK-MVE-LABEL: vcmp_oge_v4f32:
175 ; CHECK-MVE:       @ %bb.0: @ %entry
176 ; CHECK-MVE-NEXT:    vcmp.f32 s0, s4
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208 ; CHECK-MVE-NEXT:    lsls r0, r2, #31
209 ; CHECK-MVE-NEXT:    vseleq.f32 s1, s13, s9
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215 ; CHECK-MVEFP:       @ %bb.0: @ %entry
216 ; CHECK-MVEFP-NEXT:    vcmp.f32 ge, q0, q1
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219 entry:
220   %c = fcmp oge <4 x float> %src, %src2
221   %s = select <4 x i1> %c, <4 x float> %a, <4 x float> %b
222   ret <4 x float> %s
225 define arm_aapcs_vfpcc <4 x float> @vcmp_olt_v4f32(<4 x float> %src, <4 x float> %src2, <4 x float> %a, <4 x float> %b) {
226 ; CHECK-MVE-LABEL: vcmp_olt_v4f32:
227 ; CHECK-MVE:       @ %bb.0: @ %entry
228 ; CHECK-MVE-NEXT:    vcmp.f32 s0, s4
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259 ; CHECK-MVE-NEXT:    vseleq.f32 s2, s14, s10
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261 ; CHECK-MVE-NEXT:    vseleq.f32 s1, s13, s9
262 ; CHECK-MVE-NEXT:    lsls r0, r1, #31
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264 ; CHECK-MVE-NEXT:    bx lr
266 ; CHECK-MVEFP-LABEL: vcmp_olt_v4f32:
267 ; CHECK-MVEFP:       @ %bb.0: @ %entry
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271 entry:
272   %c = fcmp olt <4 x float> %src, %src2
273   %s = select <4 x i1> %c, <4 x float> %a, <4 x float> %b
274   ret <4 x float> %s
277 define arm_aapcs_vfpcc <4 x float> @vcmp_ole_v4f32(<4 x float> %src, <4 x float> %src2, <4 x float> %a, <4 x float> %b) {
278 ; CHECK-MVE-LABEL: vcmp_ole_v4f32:
279 ; CHECK-MVE:       @ %bb.0: @ %entry
280 ; CHECK-MVE-NEXT:    vcmp.f32 s0, s4
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299 ; CHECK-MVE-NEXT:    movls r3, #1
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